| 講演名 | 2015-05-14 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法 後藤 智哉(早大), 樋口 耕平(早大), 柳澤 政生(早大), 木村 晋二(早大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年LSIの動的電力を削減する手法としてクロックゲーティングが利用されている．クロックゲーティングは商用ツールによる自動挿入が可能だが，制御信号はデザイナーが指定したそのままであり，クロックの停止条件の最適性は保証されない．また，各1ビットレジスタの現在の出力と新しい値が異なる場合にのみクロックを与えるという手法もあるが，1ビット単位でXORによるクロックゲーティング制御を行うと電力がかえって大きくなることも知られている．そこで近年，各レジスタの現在の出力と新しい値が異なるという条件を回路内部から抽出，生成しクロックゲーティング制御信号の判定に用いる手法の研究が盛んである．しかしこれまでは現在の信号のみを制御信号の候補とした手法が提案されていた．本研究では，既存手法であるSAT判定を用いたクロックゲーティング信号抽出手法を拡張し，順序回路の時間展開を行うことでより多くの制御信号候補を自動抽出する手法を提案する．これにより複数クロック過去の信号を候補として利用可能となり，順序的クロックゲーティングの自動化が実現される．提案手法をISCAS’89ベンチマーク回路に適用し，複数の回路で制御信号候補の増加を確認した． |
| 抄録(英) | Recently, clock gating is utilized as a method for reducing the dynamic power of LSI. Clock gating can be automatically inserted by the synthesis tools, but there are problems such as designers must specify control signals. So more aggressive and automatable clock gating techniques have been proposed. In this study, a clock gating candidate extraction method for combinational clock gating is enhanced to the method for sequential clock gating using time expansion of sequential circuits. Using time expansion and detection by SAT, it is possible to find multiple clock past signal as a candidate. The proposed method was applied to ISCAS'89 benchmark and we got more control signal candidates. |
| キーワード(和) | クロックゲーティング / 設計自動化 / 低消費電力化設計 / 順序的クロックゲーティング |
| キーワード(英) | Clock Gating / Design Automation / Low power LSI design / Sequential Clock Gating |
| 資料番号 | VLD2015-4 |
| 発行日 | 2015-05-07 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / IPSJ-SLDM |
|---|---|
| 開催期間 | 2015/5/14(から1日開催) |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 委員長氏名（和） | 澁谷 利行(富士通研) / 福井 正博(立命館大) |
| 委員長氏名（英） | Toshiyuki Shibuya(Fujitsu Labs.) / Masahiro Fukui(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 松永 裕介(九大) |
| 副委員長氏名（英） | Yusuke Matsunaga(Kyushu Univ.) |
| 幹事氏名（和） | 峯岸 孝行(三菱電機) / 冨山 宏之(立命館大) / 島村 光太郎(日立) / 杉原 真(九大) / 横山 昌生(シャープ) |
| 幹事氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) / Hiroyuki Tomiyama(Ritsumeikan Univ.) / Kotaro Shimamura(Hitachi) / Makoto Sugihara(Kyushu Univ.) / Masao Yokoyama(Sharp) |
| 幹事補佐氏名（和） | 宮澤 武廣(三菱電機マイコン機器ソフトウエア) / 山本 亮(三菱電機) |
| 幹事補佐氏名（英） | Takehiro Miyazawa(MMS) / Ryo Yamamoto(Mitsubishi Electric) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Special Interest Group on System and LSI Design Methodology |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法 |
| サブタイトル（和） | |
| タイトル（英） | Control Signal Extraction for Sequential Clock Gating Using Time Expansion of Sequential Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロックゲーティング / Clock Gating |
| キーワード(2)（和/英） | 設計自動化 / Design Automation |
| キーワード(3)（和/英） | 低消費電力化設計 / Low power LSI design |
| キーワード(4)（和/英） | 順序的クロックゲーティング / Sequential Clock Gating |
| 第 1 著者 氏名（和/英） | 後藤 智哉 / Tomoya Goto |
| 第 1 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 第 2 著者 氏名（和/英） | 樋口 耕平 / Kohei Higuchi |
| 第 2 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao Yanagisawa |
| 第 3 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 第 4 著者 氏名（和/英） | 木村 晋二 / Shinji Kimura |
| 第 4 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 発表年月日 | 2015-05-14 |
| 資料番号 | VLD2015-4 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | VLD-21 |
| ページ範囲 | pp.31-36(VLD), |
| ページ数 | 6 |
| 発行日 | 2015-05-07 (VLD) |