| 講演名 | 2024-02-29 [Memorial Lecture] Modeling of Tamper Resistance to Electromagnetic Side-channel Attacks on Voltage-scaled Circuits 南口 和生(阪大), 御堂 義博(阪大), 三浦 典之(阪大), 塩見 準(阪大), |
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| 抄録(和) | The threat of information leakage by Side-Channel Attacks (SCAs) using ElectroMagnetic (EM) leakage is becoming more and more prominent for crypto circuits. This paper models tamper resistance to EM SCAs on voltage-scaled crypto circuits. It is well know that if the supply voltage is donwscaled, attackers need to acquire more EM traces to extract secret key information in crypto circuits. Therefore, crypto circuits can process more data safely. However, their supply voltage dependence is not fully studied. This paper thus firstly models voltage dependence of the strength in the EM emission from crypto circuits. Then, this paper models the tamper resistance which analytically expresses the relationship between the necessary number of EM traces and the supply voltage. This helps consider to optimize the trade-off relationship between encryption performance and tamper resistance to the information leakage. The proposed models are validated by measurement results using an Advanced Encryption Standard (AES) circuit with a 180-nm process technology. |
| 抄録(英) | The threat of information leakage by Side-Channel Attacks (SCAs) using ElectroMagnetic (EM) leakage is becoming more and more prominent for crypto circuits. This paper models tamper resistance to EM SCAs on voltage-scaled crypto circuits. It is well know that if the supply voltage is donwscaled, attackers need to acquire more EM traces to extract secret key information in crypto circuits. Therefore, crypto circuits can process more data safely. However, their supply voltage dependence is not fully studied. This paper thus firstly models voltage dependence of the strength in the EM emission from crypto circuits. Then, this paper models the tamper resistance which analytically expresses the relationship between the necessary number of EM traces and the supply voltage. This helps consider to optimize the trade-off relationship between encryption performance and tamper resistance to the information leakage. The proposed models are validated by measurement results using an Advanced Encryption Standard (AES) circuit with a 180-nm process technology. |
| キーワード(和) | 電磁漏えい / サイドチャネル攻撃 / 電圧スケーリング |
| キーワード(英) | Electromagnetic leakage / side-channel attack / voltage-scaled circuit design |
| 資料番号 | VLD2023-117,HWS2023-77,ICD2023-106 |
| 発行日 | 2024-02-21 (VLD, HWS, ICD) |
| 研究会情報 | |
| 研究会 | VLD / HWS / ICD |
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| 開催期間 | 2024/2/28(から4日開催) |
| 開催地（和） | 沖縄県男女共同参画センター【てぃるる】会議室１・２・３ |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | |
| 委員長氏名（和） | 中武 繁寿(北九州市大) / 鈴木 大輔(三菱電機) / 池田 誠(東大) |
| 委員長氏名（英） | Shigetoshi Nakatake(Univ. of Kitakyushu) / Daisuke Suzuki(Mitsubishi Electric) / Makoto Ikeda(Univ. of Tokyo) |
| 副委員長氏名（和） | 桜井 祐市(日立) / 林 優一(奈良先端大) / 秋下 徹(ソニーセミコンダクタソリューションズ) / 若林 準人(ソニーセミコンダクタソリューションズ) |
| 副委員長氏名（英） | Yuichi Sakurai(Hitachi) / Yuichi Hayashi(NAIST) / Toru Akishita(Sony Semiconductor Solutions) / Hayato Wakabayashi(Sony Semiconductor Solutions) |
| 幹事氏名（和） | 笹川 幸宏(ソシオネクスト) / 今井 雅(弘前大) / 山本 弘毅(ソニーセミコンダクタソリューションズ) / 坂本 純一(産総研) / 吉原 義昭(キオクシア) / 宮地 幸祐(信州大) |
| 幹事氏名（英） | Yukihiro Sasagawa(Socionext) / Masashi Imai(Hirosaki Univ.) / Hirotake Yamamotoi(Sony Semiconductor Solutions) / Junichi Sakamoto(AIST) / Yoshiaki Yoshihara(Kioxia) / Kosuke Miyaji(Shinshu Univ.) |
| 幹事補佐氏名（和） | 西元 琢真(日立) / / 白井 僚(京大) / 塩見 準(阪大) / 久保木 猛(ソニーセミコンダクタソリューションズ) |
| 幹事補佐氏名（英） | Takuma Nishimoto(Hitachi) / / Ryo Shirai(Kyoto Univ.) / Jun Shiomi(Osaka Univ.) / Takeshi Kuboki(Sony Semiconductor Solutions) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security / Technical Committee on Integrated Circuits and Devices |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | [Memorial Lecture] Modeling of Tamper Resistance to Electromagnetic Side-channel Attacks on Voltage-scaled Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 電磁漏えい / Electromagnetic leakage |
| キーワード(2)（和/英） | サイドチャネル攻撃 / side-channel attack |
| キーワード(3)（和/英） | 電圧スケーリング / voltage-scaled circuit design |
| 第 1 著者 氏名（和/英） | 南口 和生 / Kazuki Minamiguchi |
| 第 1 著者 所属（和/英） | 大阪大学(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 2 著者 氏名（和/英） | 御堂 義博 / Yoshihiro Midoh |
| 第 2 著者 所属（和/英） | 大阪大学(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 3 著者 氏名（和/英） | 三浦 典之 / Noriyuki Miura |
| 第 3 著者 所属（和/英） | 大阪大学(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 4 著者 氏名（和/英） | 塩見 準 / Jun Shiomi |
| 第 4 著者 所属（和/英） | 大阪大学(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 発表年月日 | 2024-02-29 |
| 資料番号 | VLD2023-117,HWS2023-77,ICD2023-106 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | VLD-390,HWS-391,ICD-392 |
| ページ範囲 | pp.99-99(VLD), pp.99-99(HWS), pp.99-99(ICD), |
| ページ数 | 1 |
| 発行日 | 2024-02-21 (VLD, HWS, ICD) |