講演名 2023-03-25
Decoded Instruction Cacheの設計
眞柄 岳郎(慶大), 山﨑 信行(慶大),
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抄録(和) Intel のx86 プロセッサでは命令をMicro-Operation (μ OP) と呼ばれる内部RISC エンジン用の命令にデコードし て実行する. 一度デコードされたμ OP はμ OP Cache で保持され, 再度利用される際にフェッチ・デコードの工程を省くこと で, 消費電力は削減され, 性能は向上する. またデコーダよりも広いバンド幅でディスパッチできるため, 更に性能は向上す る. 一方, RISC プロセッサでは命令を制御信号にデコードされる. この制御信号はどこにも保持されないため, デコードの結 果を再利用することはできない. そこで本研究では, RISC プロセッサ向けのμ OP Cache として, Decoded Instruction Cache (DIC) を設計した. デコードによって生成された制御信号をまとめてDecoded Instruction とし, DIC に格納する. DIC によって フェッチ・デコードの工程を省いてDecoded Instruction をディスパッチできるため, 消費電力削減及び性能向上が見込まれ る. 本論文ではDIC をRISC プロセッサであるResponsive MultiThreaded Processor (RMTP) に導入し, 性能向上を実現した.
抄録(英) In Intel x86 processors, instructions are decoded into instructions for the internal RISC engine, called Micro-Operation (uOP) , and then executed. Once decoded, the μ OP is stored in the μ OP Cache. When it is used again, the power consumption is reduced and the performance is improved by eliminating the fetch and decode processes. In addition, the performance is further improved by dispatching with a wider bandwidth than that of the decoder. On the other hand, in RISC processors, instructions are decoded into control signals. Since this control signal is not stored anywhere, the result of decoding cannot be reused. Therefore, in this study, we designed the Decoded Instruction Cache (DIC) as a uOP Cache for RISC processors. The control signals generated by the decoding are combined into Decoded Instruction and stored in DIC. The fetch and decode processes are omitted and the Decoded Instruction is dispatched, which is expected to reduce power consumption and improve performance. In this paper, we introduced the DIC into the Responsive MultiThreaded Processor (RMTP).
キーワード(和) μOP Cache / Decoded Instruction
キーワード(英) Micro-Operation Cache / Decoded Instruction
資料番号 CPSY2022-52,DC2022-111
発行日 2023-03-16 (CPSY, DC)

研究会情報
研究会 DC / CPSY / IPSJ-SLDM / IPSJ-EMB / IPSJ-ARC
開催期間 2023/3/23(から3日開催)
開催地(和) 天城町防災センター(徳之島)
開催地(英) Amagi Town Disaster Prevention Center (Tokunoshima)
テーマ(和) 組込み技術とネットワークに関するワークショップ ETNET2023
テーマ(英)
委員長氏名(和) 土屋 達弘(阪大) / 鯉渕 道紘(NII) / 越智 裕之(立命館大) / / 津邑 公暁(名工大)
委員長氏名(英) Tatsuhiro Tsuchiya(Osaka Univ.) / Michihiro Koibuchi(NII) / Hiroyuki Ochi(Ritsumeikan Univ.) / / Hiroshi Inoue(Nagoya Institute of Technology)
副委員長氏名(和) 細川 利典(日大) / 中島 耕太(富士通研) / 津邑 公暁(名工大)
副委員長氏名(英) Toshinori Hosokawa(Nihon Univ.) / Kota Nakajima(Fujitsu Lab.) / Tomoaki Tsumura(Nagoya Inst. of Tech.)
幹事氏名(和) 新井 雅之(日大) / 難波 一輝(千葉大) / 井口 寧(北陸先端大) / 小川 周吾(日立) / 川村 一志(東工大) / 今川 隆司(明大) / 細田 浩希(ソニーセミコンダクタソリューションズ) / 田中 勇気(日立) / / 今村 智史(富士通) / 谷本 輝夫(九大) / 新田 高庸(会津大) / 八巻 隼人(電通大)
幹事氏名(英) Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) / Yasushi Inoguchi(JAIST) / Shugo Ogawa(Hitachi) / Kazushi Kawamura(Tokyo Inst. of Tech.) / Takashi Imagawa(Meiji Univ.) / Hiroki Hosoda(Sony Semiconductor Solutions) / Yuki Tanaka(HITACHI) / / Satoshi Imamura(Fujitsu) / Teruo Tanimoto(Kyushu Univ.) / Koyo Nitta(Univ. of Aizu) / Hayato Yamaki(Univ. of Electro-Communications)
幹事補佐氏名(和) / 小林 諒平(筑波大) / 宮島 敬明(明大)
幹事補佐氏名(英) / Ryohei Kobayashi(Tsukuba Univ.) / Takaaki Miyajima(Meiji Univ.)

講演論文情報詳細
申込み研究会 Technical Committee on Dependable Computing / Technical Committee on Computer Systems / Special Interest Group on System and LSI Design Methodology / Special Interest Group on Embedded Systems / Special Interest Group on System Architecture
本文の言語 JPN
タイトル(和) Decoded Instruction Cacheの設計
サブタイトル(和)
タイトル(英) Design of Decoded Instruction Cache
サブタイトル(和)
キーワード(1)(和/英) μOP Cache / Micro-Operation Cache
キーワード(2)(和/英) Decoded Instruction / Decoded Instruction
第 1 著者 氏名(和/英) 眞柄 岳郎 / Takero Magara
第 1 著者 所属(和/英) 慶應義塾大学(略称:慶大)
Keio University(略称:Keio Univ.)
第 2 著者 氏名(和/英) 山﨑 信行 / Nobuyuki Yamasaki
第 2 著者 所属(和/英) 慶應義塾大学(略称:慶大)
Keio University(略称:Keio Univ.)
発表年月日 2023-03-25
資料番号 CPSY2022-52,DC2022-111
巻番号(vol) vol.122
号番号(no) CPSY-451,DC-452
ページ範囲 pp.106-111(CPSY), pp.106-111(DC),
ページ数 6
発行日 2023-03-16 (CPSY, DC)