| 講演名 | 2023-01-24 一般化並列カウンタ木に基づく2値化ニューラルネットワークの効率的FPGA実装 谷川 貴弘(関西学院大), 野田 麦(関西学院大), 石浦 菜岐佐(関西学院大), |
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| 抄録(和) | 2値化ニューラルネットワーク (BNN)はニューロンの活性化値や入力の重みを2値に制限したものであり, コンパクトなハードウェア実装を可能にする. BNNのニューロンを組合わせ回路で実装する場合, ニューロン中のポップカウンタはWallace木で構成することにより遅延を抑制できるが, FPGA実装においては, 3入力の全加算器を5入力以上あるLUTにマッピングするとデバイスの利用効率が低下する. 本稿では, ポップカウンタを一般化並列カウンタ (GPC) に基づく加算木で構成することにより, 回路規模と遅延時間を削減する手法を提案する. また, ポップカウントと閾値の比較をポップカウンタからのキャリーの参照のみで実現することにより, さらに回路規模と遅延時間の削減を図る. 本手法に基づくBNNニューロンを Xilinx Artix-7 をターゲットに実装した結果, ニューロンへの入力数が256のとき, 単純な論理合成に比べてスライス数を6.3%, クリティカルパス遅延を8.9%削減することができた. |
| 抄録(英) | Binarized neural networks (BNN) allow compact hardware implementation by binarizing weight values and neuron activations. The critical path delay of a combinational circuit implementing a BNN neuron may be curbed by adopting a Wallace tree of full-adders. However, in FPGA implementation, a 3-input full-adder does not make full use of LUTs of more than 5 inputs. This paper proposes the use of a GPC (generalized parallel counter) based compressor tree in FPGA implementation of a BNN neuron to reduce both the delay and size of the resulting circuit. We further enhance the efficiency of the circuit by reducing the comparison of the popcount and threshould into reference to the carry signal from the compressor tree. The critical path delay and the slice count of our BNN neuron, implemented on a Xilinx Artinx-7 FPGA, were smaller by 8.9% and 6.3%, respectively, compared to those of the circuit produced by simplelogic synthesis, at number of inputs 256. |
| キーワード(和) | 2値化ニューラルネットワーク / BNN / 一般化並列カウンタ / FPGA / コンプレッサツリー |
| キーワード(英) | binarized neural network / BNN / generalized parallel counter / FPGA / compressor tree |
| 資料番号 | VLD2022-68,RECONF2022-91 |
| 発行日 | 2023-01-16 (VLD, RECONF) |
| 研究会情報 | |
| 研究会 | IPSJ-SLDM / RECONF / VLD |
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| 開催期間 | 2023/1/23(から2日開催) |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎2階大会議室 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 委員長氏名（和） | 越智 裕之(立命館大) / 佐野 健太郎(理研) / 池田 奈美子(NTT) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) / Kentaro Sano(RIKEN) / Minako Ikeda(NTT) |
| 副委員長氏名（和） | / 山口 佳樹(筑波大) / 泉 知論(立命館大) / 中武 繁寿(北九州市大) |
| 副委員長氏名（英） | / Yoshiki Yamaguchi(Tsukuba Univ.) / Tomonori Izumi(Ritsumeikan Univ.) / Shigetoshi Nakatake(Univ. of Kitakyushu) |
| 幹事氏名（和） | 川村 一志(東工大) / 今川 隆司(明大) / 細田 浩希(ソニーセミコンダクタソリューションズ) / 田中 勇気(日立) / 小林 悠記(NEC) / 佐藤 幸紀(豊橋技科大) / 宮村 信(ナノブリッジ・セミコンダクター) / 今井 雅(弘前大) |
| 幹事氏名（英） | Kazushi Kawamura(Tokyo Inst. of Tech.) / Takashi Imagawa(Meiji Univ.) / Hiroki Hosoda(Sony Semiconductor Solutions) / Yuki Tanaka(HITACHI) / Yuuki Kobayashi(NEC) / Yukinori Sato(Toyohashi Univ. of Tech.) / Makoto Miyamura(NBS) / Masashi Imai(Hirosaki Univ.) |
| 幹事補佐氏名（和） | / 竹村 幸尚(インテル) / 長名 保範(琉球大学) / 西元 琢真(日立) |
| 幹事補佐氏名（英） | / Yukitaka Takemura(INTEL) / Yasunori Osana(Ryukyu Univ.) / Takuma Nishimoto(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Special Interest Group on System and LSI Design Methodology / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 一般化並列カウンタ木に基づく2値化ニューラルネットワークの効率的FPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | Efficient FPGA Implementation of Binarized Neural Networks Based on Generalized Parallel Counter Tree |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 2値化ニューラルネットワーク / binarized neural network |
| キーワード(2)（和/英） | BNN / BNN |
| キーワード(3)（和/英） | 一般化並列カウンタ / generalized parallel counter |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | コンプレッサツリー / compressor tree |
| 第 1 著者 氏名（和/英） | 谷川 貴弘 / Takahiro Tanigawa |
| 第 1 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 2 著者 氏名（和/英） | 野田 麦 / Mugi Noda |
| 第 2 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 3 著者 氏名（和/英） | 石浦 菜岐佐 / Nagisa Ishiura |
| 第 3 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 発表年月日 | 2023-01-24 |
| 資料番号 | VLD2022-68,RECONF2022-91 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | VLD-353,RECONF-354 |
| ページ範囲 | pp.50-55(VLD), pp.50-55(RECONF), |
| ページ数 | 6 |
| 発行日 | 2023-01-16 (VLD, RECONF) |