| 講演名 | 2022-12-03 スパイキングニューラルネットワーク加速器用RISC-VアーキテクチャVLIWソフトコアの設計 李 明洋(三重大), 林田 祐樹(三重大), |
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| 抄録(和) | 我々は，スパイキングニューラルネットワーク（SNN）の組み込み演算加速器の開発を目指している．未だ発展途上にある様々なSNNモデルをプロトタイプ開発するためには，プログラマブル論理デバイスであるField-Programmable Gate Arrayが，高速演算において有効と考えられるが，従来のステートマシンによる実装では，動作検証やデバッグに多大の労力を要すため，プロトタイプ開発には不向きである．そこで我々は，SNNモデルのプログラム実装に利用でき，また特定のハードウェアプラットフォームに依存しない，RISC-V命令セットアーキテクチャに基づくソフトコアマイクロプロセッサの設計を行った．特に，Very Long Instruction Word拡張によって最大４並列の命令実行を可能にする独自の構造を取り入れた．本稿では，主にその設計について説明する． |
| 抄録(英) | We aim to develop an embedded accelerator for spiking neural networks (SNN). In order to develop prototypes of various SNN models, which are still in the process of development, a programmable logic device, Field-Programmable Gate Array (FPGA) is considered effective for high-speed operation. However, implementation of an SNN model using a conventional state machine requires a lot of effort for the operation verification and debugging, and thus would not suitable for the prototype development. Therefore, we designed a soft-core microprocessor based on the RISC-V instruction set architecture, which can be used to implement various SNN models by programing and is independent from a specific hardware platform. In particular, it incorporated a custom-designed structure that enabled execution of up to four instructions in parallel with the Very Long Instruction Word extension. In this paper, we mainly explain its design. |
| キーワード(和) | スパイキングニューラルネットワーク / RISC-V / Very Long Instruction Word / Field-Programmable Gate Array |
| キーワード(英) | Spiking Neural Network / RISC-V / Very Long Instruction Word / Field-Programmable Gate Array |
| 資料番号 | MBE2022-40,NC2022-62 |
| 発行日 | 2022-11-26 (MBE, NC) |
| 研究会情報 | |
| 研究会 | MBE / NC |
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| 開催期間 | 2022/12/3(から1日開催) |
| 開催地（和） | 大阪電気通信大学 寝屋川キャンパス |
| 開催地（英） | Osaka Electro-Communication University |
| テーマ（和） | NC, ME，一般 |
| テーマ（英） | NC, ME, etc. |
| 委員長氏名（和） | 堀 潤一(新潟大) / 山川 宏(東大) |
| 委員長氏名（英） | Junichi Hori(Niigata Univ.) / Hiroshi Yamakawa(Univ of Tokyo) |
| 副委員長氏名（和） | 吉田 久(近畿大) / 田中 宏和(東京都市大学) |
| 副委員長氏名（英） | Hisashi Yoshida(Kinki Univ.) / Hirokazu Tanaka(Tokyo City Univ.) |
| 幹事氏名（和） | 奥野 竜平(摂南大) / 辛島 彰洋(東北工大) / 寺島 裕貴(NTT) / 西田 知史(NICT) |
| 幹事氏名（英） | Ryuhei Okuno(Setsunan Univ) / Akihiro Karashima(Tohoku Inst. of Tech.) / Hiroki Terashima(NTT) / Satoshi Nishida(NICT) |
| 幹事補佐氏名（和） | 湯田 恵美(東北大) / 金子 美樹(阪大) / 田和辻 可昌(早大) / 栗川 知己(関西医科大) |
| 幹事補佐氏名（英） | Emi Yuda(Tohoku Univ) / Miki Kaneko(Osaka Univ.) / Yoshimasa Tawatsuji(Waseda Univ.) / Tomoki Kurikawa(KMU) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on ME and Bio Cybernetics / Technical Committee on Neurocomputing |
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| 本文の言語 | JPN |
| タイトル（和） | スパイキングニューラルネットワーク加速器用RISC-VアーキテクチャVLIWソフトコアの設計 |
| サブタイトル（和） | |
| タイトル（英） | A RISC-V Soft-core Processor with Custom VLIW Extension for Spiking Neural Network Accelerator |
| サブタイトル（和） | |
| キーワード(1)（和/英） | スパイキングニューラルネットワーク / Spiking Neural Network |
| キーワード(2)（和/英） | RISC-V / RISC-V |
| キーワード(3)（和/英） | Very Long Instruction Word / Very Long Instruction Word |
| キーワード(4)（和/英） | Field-Programmable Gate Array / Field-Programmable Gate Array |
| 第 1 著者 氏名（和/英） | 李 明洋 / Mingyang Li |
| 第 1 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 第 2 著者 氏名（和/英） | 林田 祐樹 / Yuki Hayashida |
| 第 2 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 発表年月日 | 2022-12-03 |
| 資料番号 | MBE2022-40,NC2022-62 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | MBE-291,NC-292 |
| ページ範囲 | pp.86-91(MBE), pp.86-91(NC), |
| ページ数 | 6 |
| 発行日 | 2022-11-26 (MBE, NC) |