講演名 2022-11-30
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
高見 圭悟(徳島大), 四柳 浩之(徳島大), 橋爪 正樹(徳島大),
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抄録(和) 3 次元積層ICにおいてチップ間接続に用いられるTSVの故障検査が課題となっている.我々はチップ間接続における遅延故障を検出するために時間-ディジタル変換回路内蔵バウンダリスキャン設計を提案している.この遅延故障検査容易化回路を実装した3次元積層ICを試作し,TSVを伝搬する信号遅延を調査した.その結果,提案回路により標準より小さい径のTSVにおいて発生した論理値異常が検出可能であり,また論理値異常が発生していないTSVでの大きな遅延の検出可能であることを確認した.
抄録(英) Testing TSVs used for chip-to-chip interconnection in 3D stacked ICs is a challenging problem. We have proposed a boundary scan design with an embedded time-to-digital convertor circuit to detect delay faults in interconnects. A prototype 3D stacked IC with this delay testable circuit was fabricated, and the signal delay that occurred through TSVs was measured. As a result, the proposed delay testable circuit can detect both logic errors that occurred in TSVs with smaller than standard diameters and significant signal delay through a TSV with no logic error.
キーワード(和) TSV(Through Silicon Via) / 遅延故障 / 検査容易化設計
キーワード(英) TSV(Through Silicon via) / delay fault / design for testability
資料番号 VLD2022-47,ICD2022-64,DC2022-63,RECONF2022-70
発行日 2022-11-21 (VLD, ICD, DC, RECONF)

研究会情報
研究会 VLD / DC / RECONF / ICD / IPSJ-SLDM
開催期間 2022/11/28(から3日開催)
開催地(和) 金沢市文化ホール
開催地(英) Kanazawa Bunka Hall
テーマ(和) デザインガイア2022 -VLSI設計の新しい大地-
テーマ(英) Design Gaia 2022 -New Field of VLSI Design-
委員長氏名(和) 池田 奈美子(NTT) / 土屋 達弘(阪大) / 佐野 健太郎(理研) / 高橋 真史(キオクシア) / 越智 裕之(立命館大)
委員長氏名(英) Minako Ikeda(NTT) / Tatsuhiro Tsuchiya(Osaka Univ.) / Kentaro Sano(RIKEN) / Masafumi Takahashi(Kioxia) / Hiroyuki Ochi(Ritsumeikan Univ.)
副委員長氏名(和) 中武 繁寿(北九州市大) / 細川 利典(日大) / 山口 佳樹(筑波大) / 泉 知論(立命館大) / 池田 誠(東大)
副委員長氏名(英) Shigetoshi Nakatake(Univ. of Kitakyushu) / Toshinori Hosokawa(Nihon Univ.) / Yoshiki Yamaguchi(Tsukuba Univ.) / Tomonori Izumi(Ritsumeikan Univ.) / Makoto Ikeda(Univ. of Tokyo)
幹事氏名(和) 宮村 信(ナノブリッジ・セミコンダクター) / 今井 雅(弘前大) / 新井 雅之(日大) / 難波 一輝(千葉大) / 小林 悠記(NEC) / 佐藤 幸紀(豊橋技科大) / 新居 浩二(TSMCデザインテクノロジージャパン) / 宮地 幸祐(信州大) / 川村 一志(東工大) / 今川 隆司(明大) / 細田 浩希(ソニーセミコンダクタソリューションズ) / 田中 勇気(日立)
幹事氏名(英) Makoto Miyamura(NBS) / Masashi Imai(Hirosaki Univ.) / Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) / Yuuki Kobayashi(NEC) / Yukinori Sato(Toyohashi Univ. of Tech.) / Koji Nii(TSMC) / Kosuke Miyaji(Shinshu Univ.) / Kazushi Kawamura(Tokyo Inst. of Tech.) / Takashi Imagawa(Meiji Univ.) / Hiroki Hosoda(Sony Semiconductor Solutions) / Yuki Tanaka(HITACHI)
幹事補佐氏名(和) 西元 琢真(日立) / / 竹村 幸尚(インテル) / 長名 保範(琉球大学) / 吉原 義昭(キオクシア) / 塩見 準(阪大) / 久保木 猛(ソニーセミコンダクタソリューションズ)
幹事補佐氏名(英) Takuma Nishimoto(Hitachi) / / Yukitaka Takemura(INTEL) / Yasunori Osana(Ryukyu Univ.) / Yoshiaki Yoshihara(KIOXIA) / Jun Shiomi(Osaka Univ.) / Takeshi Kuboki(Sony Semiconductor Solutions)

講演論文情報詳細
申込み研究会 Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Special Interest Group on System and LSI Design Methodology
本文の言語 JPN
タイトル(和) 3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
サブタイトル(和)
タイトル(英) Evaluation of testing TSVs using the delay testable circuit implemented in a 3D IC
サブタイトル(和)
キーワード(1)(和/英) TSV(Through Silicon Via) / TSV(Through Silicon via)
キーワード(2)(和/英) 遅延故障 / delay fault
キーワード(3)(和/英) 検査容易化設計 / design for testability
第 1 著者 氏名(和/英) 高見 圭悟 / Keigo Takami
第 1 著者 所属(和/英) 徳島大学(略称:徳島大)
Tokushima University(略称:Tokushima Univ. Univ.)
第 2 著者 氏名(和/英) 四柳 浩之 / Hiroyuki Yotsuyanagi
第 2 著者 所属(和/英) 徳島大学(略称:徳島大)
Tokushima University(略称:Tokushima Univ.)
第 3 著者 氏名(和/英) 橋爪 正樹 / Masaki Hashizume
第 3 著者 所属(和/英) 徳島大学(略称:徳島大)
Tokushima University(略称:Tokushima Univ.)
発表年月日 2022-11-30
資料番号 VLD2022-47,ICD2022-64,DC2022-63,RECONF2022-70
巻番号(vol) vol.122
号番号(no) VLD-283,ICD-284,DC-285,RECONF-286
ページ範囲 pp.162-167(VLD), pp.162-167(ICD), pp.162-167(DC), pp.162-167(RECONF),
ページ数 6
発行日 2022-11-21 (VLD, ICD, DC, RECONF)