| 講演名 | 2022-11-29 自律駆動DMAエンジンを搭載したFPGA演算システム 横野 智也(NTT), 山部 芳朗(NTT), 田仲 顕至(NTT), 有川 勇輝(NTT), 石崎 晃朗(NTT), |
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| 抄録(和) | 近年，様々な情報処理基盤は性能及び効率を向上させるために，FPGA，GPU や ASIC を用いた特殊なアクセラレータで構成されるケースが増加している．本研究では複数の FPGA と CPU 間の通信及び複数 FPGA への非同期的な処理のオフロードのためにキューを用いた機構を提案する．本論文では，性能及びデータ転送効率を向上させるために，自律駆動 DMA エンジンを搭載した FPGA を含むシステムについて述べる．本システムでは 8 基のFPGA を備えるマシンを構築し，ソフトウェアスタックを含めた 1 基の FPGA の通信性能及び複数の FPGA 間の通信チェインの性能を評価した．1 基の FPGA において，PCIe の理論性能に対して DMA Read 及び DMA Write のバンド幅はそれぞれ 68.5%，62.2% に達し，従来手法と比較してそれぞれ最大約 11 倍，5 倍の性能向上を確認した．8基の FPGA を用いた通信チェインでは，4MB のデータサイズの転送レイテンシは 3.7 ミリ秒であり，既存の DMA手法と比較し半分以下のレイテンシであった． |
| 抄録(英) | Recently, computing systems have comprised specialized computing components such as FPGAs, GPUs, and various ASIC accelerators to enhance efficiency and performance. We proposed a queue structure mechanism to communicate between CPUs-FPGAs and offload tasks onto FPGAs asynchronously. This paper presents an FPGA system with an autonomous DMA engine to enhance efficiency and performance. We build the system installed in eight FPGAs in which a customized DMA engine is implemented and evaluate communication performance including Software Stack for a single FPGA and the communication latency of an FPGA chain. In a single FPGA, oursystem achieves DMA read bandwidth of up to 68.5% and DMA write bandwidth of up to 62.2% for PCIe Gen3 x16 theoretical performance. An FPGA chain of up to 8 FPGAs in 4MB data size has latency of 3.7 milliseconds, which under half that when using the existing DMA method(7.6 milliseconds). |
| キーワード(和) | FPGA / マルチFPGA / Direct Memory Access / 非同期 / ポーリング |
| キーワード(英) | |
| 資料番号 | VLD2022-28,ICD2022-45,DC2022-44,RECONF2022-51 |
| 発行日 | 2022-11-21 (VLD, ICD, DC, RECONF) |
| 研究会情報 | |
| 研究会 | VLD / DC / RECONF / ICD / IPSJ-SLDM |
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| 開催期間 | 2022/11/28(から3日開催) |
| 開催地（和） | 金沢市文化ホール |
| 開催地（英） | Kanazawa Bunka Hall |
| テーマ（和） | デザインガイア2022 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2022 -New Field of VLSI Design- |
| 委員長氏名（和） | 池田 奈美子(NTT) / 土屋 達弘(阪大) / 佐野 健太郎(理研) / 高橋 真史(キオクシア) / 越智 裕之(立命館大) |
| 委員長氏名（英） | Minako Ikeda(NTT) / Tatsuhiro Tsuchiya(Osaka Univ.) / Kentaro Sano(RIKEN) / Masafumi Takahashi(Kioxia) / Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 中武 繁寿(北九州市大) / 細川 利典(日大) / 山口 佳樹(筑波大) / 泉 知論(立命館大) / 池田 誠(東大) |
| 副委員長氏名（英） | Shigetoshi Nakatake(Univ. of Kitakyushu) / Toshinori Hosokawa(Nihon Univ.) / Yoshiki Yamaguchi(Tsukuba Univ.) / Tomonori Izumi(Ritsumeikan Univ.) / Makoto Ikeda(Univ. of Tokyo) |
| 幹事氏名（和） | 宮村 信(ナノブリッジ・セミコンダクター) / 今井 雅(弘前大) / 新井 雅之(日大) / 難波 一輝(千葉大) / 小林 悠記(NEC) / 佐藤 幸紀(豊橋技科大) / 新居 浩二(TSMCデザインテクノロジージャパン) / 宮地 幸祐(信州大) / 川村 一志(東工大) / 今川 隆司(明大) / 細田 浩希(ソニーセミコンダクタソリューションズ) / 田中 勇気(日立) |
| 幹事氏名（英） | Makoto Miyamura(NBS) / Masashi Imai(Hirosaki Univ.) / Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) / Yuuki Kobayashi(NEC) / Yukinori Sato(Toyohashi Univ. of Tech.) / Koji Nii(TSMC) / Kosuke Miyaji(Shinshu Univ.) / Kazushi Kawamura(Tokyo Inst. of Tech.) / Takashi Imagawa(Meiji Univ.) / Hiroki Hosoda(Sony Semiconductor Solutions) / Yuki Tanaka(HITACHI) |
| 幹事補佐氏名（和） | 西元 琢真(日立) / / 竹村 幸尚(インテル) / 長名 保範(琉球大学) / 吉原 義昭(キオクシア) / 塩見 準(阪大) / 久保木 猛(ソニーセミコンダクタソリューションズ) |
| 幹事補佐氏名（英） | Takuma Nishimoto(Hitachi) / / Yukitaka Takemura(INTEL) / Yasunori Osana(Ryukyu Univ.) / Yoshiaki Yoshihara(KIOXIA) / Jun Shiomi(Osaka Univ.) / Takeshi Kuboki(Sony Semiconductor Solutions) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | 自律駆動DMAエンジンを搭載したFPGA演算システム |
| サブタイトル（和） | |
| タイトル（英） | FPGA-based Accelerators System with Autonomous DMA Engine |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA |
| キーワード(2)（和/英） | マルチFPGA |
| キーワード(3)（和/英） | Direct Memory Access |
| キーワード(4)（和/英） | 非同期 |
| キーワード(5)（和/英） | ポーリング |
| 第 1 著者 氏名（和/英） | 横野 智也 / Tomoya Yokono |
| 第 1 著者 所属（和/英） | 日本電信電話株式会社(略称：NTT) Nippon Telegraph and Telephone Corporation(略称：NTT) |
| 第 2 著者 氏名（和/英） | 山部 芳朗 / Yoshiro Yamabe |
| 第 2 著者 所属（和/英） | 日本電信電話株式会社(略称：NTT) Nippon Telegraph and Telephone Corporation(略称：NTT) |
| 第 3 著者 氏名（和/英） | 田仲 顕至 / Kenji Tanaka |
| 第 3 著者 所属（和/英） | 日本電信電話株式会社(略称：NTT) Nippon Telegraph and Telephone Corporation(略称：NTT) |
| 第 4 著者 氏名（和/英） | 有川 勇輝 / Yuki Arikawa |
| 第 4 著者 所属（和/英） | 日本電信電話株式会社(略称：NTT) Nippon Telegraph and Telephone Corporation(略称：NTT) |
| 第 5 著者 氏名（和/英） | 石崎 晃朗 / Teruaki Ishizaki |
| 第 5 著者 所属（和/英） | 日本電信電話株式会社(略称：NTT) Nippon Telegraph and Telephone Corporation(略称：NTT) |
| 発表年月日 | 2022-11-29 |
| 資料番号 | VLD2022-28,ICD2022-45,DC2022-44,RECONF2022-51 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | VLD-283,ICD-284,DC-285,RECONF-286 |
| ページ範囲 | pp.55-60(VLD), pp.55-60(ICD), pp.55-60(DC), pp.55-60(RECONF), |
| ページ数 | 6 |
| 発行日 | 2022-11-21 (VLD, ICD, DC, RECONF) |