講演名 2022-08-08
極低電圧動作を狙ったSteep SS "Dual-Gate型 PN-Body Tied SOI-FET" 試作結果
米崎 晴貴(金沢工大), 井田 次郎(金沢工大), 森 貴之(金沢工大), 石橋 孝一郎(電通大),
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抄録(和) 本研究では, 極低電圧動作を狙ったSteep SS “Dual-Gate (DG) 型PN-Body Tied (PNBT) SOI-FET”の試作結果について初めて報告する. 我々の研究室では, 今までに極低消費電力で動作するCMOS集積回路の実現に向けて, 急峻なSubthreshold Slope (SS) を持つ”PN-Body Tied (PNBT) SOI-FET” の提案をしている. しかし, PNBT SOI-FETで急峻なSSを得るためにはBody電圧に0.7 V程度以上の電圧を印加する必要がある. また, ターンオフ時に過渡的なリーク電流が流れることが分かっている. これらの問題を解決するために 新構造の”Dual-Gate (DG) 型PNBT SOI-FET” を研究室で考案した. 今回, 試作結果としてDG型PNBT SOI-FETでも始めて急峻なSSを確認した. また, セカンドゲートによって, 急峻なSSを引き起こす1st Gate電圧の制御が可能であることが分かった.
抄録(英) In this study, we report the first prototype results of a Steep SS "Dual-Gate (DG) PN-Body Tied (PNBT) SOI-FET" for extremely low-voltage operation. In our laboratory, we have proposed a "PN-Body Tied (PNBT) SOI-FET" with a steep Subthreshold Slope (SS) to realize CMOS integrated circuits with extremely low power consumption. However, it has been found that the PNBT SOI-FET requires a body voltage of about 0.7 V or higher to obtain a steep SS. It is also known that leakage current flows during turn-off. To solve these problems, a new structure of "Dual-Gate (DG) type PNBT SOI-FET" was proposed in our laboratory. As a result, we confirmed steep SS even in the DG-type PNBT SOI-FET. It was also found that the 1st gate voltage, which triggers steep SS, can be controlled by the 2nd gate.
キーワード(和) SOI-FET / Steep Subthreshold Slope
キーワード(英) SOI-FET / Steep Subthreshold Slope
資料番号 SDM2022-38,ICD2022-6
発行日 2022-08-01 (SDM, ICD)

研究会情報
研究会 ICD / SDM / ITE-IST
開催期間 2022/8/8(から3日開催)
開催地(和) オンライン開催に変更 現地開催(北海道大学百年記念会館)は中止
開催地(英)
テーマ(和) アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用
テーマ(英) Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications
委員長氏名(和) 高橋 真史(キオクシア) / 大見 俊一郎(東工大) / 秋田 純一(金沢大)
委員長氏名(英) Masafumi Takahashi(Kioxia) / Shunichiro Ohmi(Tokyo Inst. of Tech.) / 秋田 純一(金沢大)
副委員長氏名(和) 池田 誠(東大) / 宇佐美 達矢(日本エーエスエム) / 池辺 将之(北大) / 廣瀬 裕(パナソニック)
副委員長氏名(英) Makoto Ikeda(Univ. of Tokyo) / Tatsuya Usami(ASM Japan) / 池辺 将之(北大) / 廣瀬 裕(パナソニック)
幹事氏名(和) 宮地 幸祐(信州大) / 新居 浩二(TSMCデザインテクノロジージャパン) / 諏訪 智之(東北大) / 野田 泰史(パナソニック) / 小室 孝(埼玉大) / 下ノ村 和弘(立命館大) / 香川 景一郞(静岡大) / 徳田 崇(東工大) / 黒田 理人(東北大) / 船津 良平(NHK)
幹事氏名(英) Kosuke Miyaji(Shinshu Univ.) / Koji Nii(TSMC) / Tomoyuki Suwa(Tohoku Univ.) / Taiji Noda(Panasonic) / 小室 孝(埼玉大) / 下ノ村 和弘(立命館大) / 香川 景一郞(静岡大) / 徳田 崇(東工大) / 黒田 理人(東北大) / 船津 良平(NHK)
幹事補佐氏名(和) 塩見 準(阪大) / 吉原 義昭(キオクシア) / 久保木 猛(ソニーセミコンダクタソリューションズ) / 細井 卓治(関西学院大) / 二瀬 卓也(サンディスク) / 山下 雄一郎(TSMC) / 大倉 俊介(立命館大) / 竹本 良章(メムスコア)
幹事補佐氏名(英) Jun Shiomi(Osaka Univ.) / Yoshiaki Yoshihara(キオクシア) / Takeshi Kuboki(Sony Semiconductor Solutions) / Takuji Hosoi(Kwansei Gakuin Univ.) / Takuya Futase(SanDisk) / 山下 雄一郎(TSMC) / 大倉 俊介(立命館大) / 竹本 良章(メムスコア)

講演論文情報詳細
申込み研究会 Technical Committee on Integrated Circuits and Devices / Technical Committee on Silicon Device and Materials / Technical Group on Information Sensing Technologies
本文の言語 JPN
タイトル(和) 極低電圧動作を狙ったSteep SS "Dual-Gate型 PN-Body Tied SOI-FET" 試作結果
サブタイトル(和)
タイトル(英) Evaluation of Steep Subthreshold Slope Device "Dual-gate type PN-body Tied SOI-FET" for Ultra-low Voltage Operation
サブタイトル(和)
キーワード(1)(和/英) SOI-FET / SOI-FET
キーワード(2)(和/英) Steep Subthreshold Slope / Steep Subthreshold Slope
第 1 著者 氏名(和/英) 米崎 晴貴 / Haruki Yonezaki
第 1 著者 所属(和/英) 金沢工業大学(略称:金沢工大)
Kanazawa Institute of Technology(略称:KIT)
第 2 著者 氏名(和/英) 井田 次郎 / Jiro Ida
第 2 著者 所属(和/英) 金沢工業大学(略称:金沢工大)
Kanazawa Institute of Technology(略称:KIT)
第 3 著者 氏名(和/英) 森 貴之 / Takayuki Mori
第 3 著者 所属(和/英) 金沢工業大学(略称:金沢工大)
Kanazawa Institute of Technology(略称:KIT)
第 4 著者 氏名(和/英) 石橋 孝一郎 / Koichiro Ishibashi
第 4 著者 所属(和/英) 電気通信大学(略称:電通大)
The University of Electro-Communications(略称:UEC)
発表年月日 2022-08-08
資料番号 SDM2022-38,ICD2022-6
巻番号(vol) vol.122
号番号(no) SDM-148,ICD-149
ページ範囲 pp.17-20(SDM), pp.17-20(ICD),
ページ数 4
発行日 2022-08-01 (SDM, ICD)