| 講演名 | 2022-06-07 ハードウェアアクセラレーションのためのベクトルレジスタ共有機構 田中 友章(東京農工大), 東 良輔(東京農工大), 田中 清史(北陸先端大), 長名 保範(琉球大), 三好 健文(わさらぼ), 多田 十兵衛(山形大), 中條 拓伯(東京農工大), |
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| 抄録(和) | 本論文では，プロセッサ内部のベクトルレジスタをアクセラレータと直接共有するベクトルレジスタ共有機構を提案する．この機構はベクトルレジスタの値を一度に共有できるため，特にSoC FPGAにおいて高速な通信が期待できる．本論文では，この機構による転送の速度を検証するため，ベクトルレジスタを持つプロセッサを設計・実装し，予備評価を行った．プロセッサの命令セットには，RV64IMV(RISC-V)と独自命令を採用した．予備評価として，ベクトル拡張命令あり/なしのプロセッサのCPI，最大動作周波数，リソース使用量を測定した．その結果，作成したプロセッサは，ベクトルレジスタ共有機構により，最大787.2 [MByte/s]のデータ転送が可能であることを確認した． |
| 抄録(英) | In this paper, we present a vector register sharing mechanism that directly shares vector registers inside the processor with the acceleration circuitry.Since this mechanism can share the value of a vector register at a time, high speed communication is expected, especially in SoC FPGAs. To validate this mechanism, this paper designs and implements a processor with vector registers to get a preliminary evaluation. The RISC-V’s RV64IMV and proprietary instructions are adopted for the instruction set of the proposed processor. As a preliminary evaluation of our proposed architecture, we have measured the CPI, the maximum operating frequency as well as the resource usage with / without vector extension instructions for the processor. The evaluation shows that the proposed processor can transfer data at a maximum of 787.2 [MByte/s] with the vector register sharing mechanism. |
| キーワード(和) | RISC-V / ハードウェアアクセラレーション / FPGA / SoC |
| キーワード(英) | RISC-V / Hardware Acceleration / FPGA / SoC |
| 資料番号 | RECONF2022-5 |
| 発行日 | 2022-05-31 (RECONF) |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2022/6/7(から2日開催) |
| 開催地（和） | 筑波大学計算科学研究センター |
| 開催地（英） | CCS, Univ. of Tsukuba |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable system, etc. |
| 委員長氏名（和） | 佐野 健太郎(理研) |
| 委員長氏名（英） | Kentaro Sano(RIKEN) |
| 副委員長氏名（和） | 山口 佳樹(筑波大) / 泉 知論(立命館大) |
| 副委員長氏名（英） | Yoshiki Yamaguchi(Tsukuba Univ.) / Tomonori Izumi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 小林 悠記(NEC) / 佐藤 幸紀(豊橋技科大) |
| 幹事氏名（英） | Yuuki Kobayashi(NEC) / Yukinori Sato(Toyohashi Univ. of Tech.) |
| 幹事補佐氏名（和） | 竹村 幸尚(インテル) / 長名 保範(琉球大学) |
| 幹事補佐氏名（英） | Yukitaka Takemura(INTEL) / Yasunori Osana(Ryukyu Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems |
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| 本文の言語 | JPN |
| タイトル（和） | ハードウェアアクセラレーションのためのベクトルレジスタ共有機構 |
| サブタイトル（和） | |
| タイトル（英） | Vector Register Sharing Mechanism for Hardware Acceleration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | RISC-V / RISC-V |
| キーワード(2)（和/英） | ハードウェアアクセラレーション / Hardware Acceleration |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | SoC / SoC |
| 第 1 著者 氏名（和/英） | 田中 友章 / Tomoaki Tanaka |
| 第 1 著者 所属（和/英） | 東京農工大学(略称：東京農工大) Tokyo University of Agriculture and Technology(略称：TUAT) |
| 第 2 著者 氏名（和/英） | 東 良輔 / Ryousuke Higashi |
| 第 2 著者 所属（和/英） | 東京農工大学(略称：東京農工大) Tokyo University of Agriculture and Technology(略称：TUAT) |
| 第 3 著者 氏名（和/英） | 田中 清史 / Kiyofumi Tanaka |
| 第 3 著者 所属（和/英） | 北陸先端科学技術大学院大学(略称：北陸先端大) Japan Advanced institute of Science and Technology(略称：JAIST) |
| 第 4 著者 氏名（和/英） | 長名 保範 / Yasunori Osana |
| 第 4 著者 所属（和/英） | 琉球大学(略称：琉球大) University of the Ryukyus(略称：Univ. of the Ryukyus) |
| 第 5 著者 氏名（和/英） | 三好 健文 / Takefumi Miyoshi |
| 第 5 著者 所属（和/英） | わさらぼ合同会社(略称：わさらぼ) Wasalabo, LLC.(略称：Wasalabo) |
| 第 6 著者 氏名（和/英） | 多田 十兵衛 / Jubee Tada |
| 第 6 著者 所属（和/英） | 山形大学(略称：山形大) Yamagata University(略称：Yamagata Univ.) |
| 第 7 著者 氏名（和/英） | 中條 拓伯 / Hironori Nakajo |
| 第 7 著者 所属（和/英） | 東京農工大学(略称：東京農工大) Tokyo University of Agriculture and Technology(略称：TUAT) |
| 発表年月日 | 2022-06-07 |
| 資料番号 | RECONF2022-5 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | RECONF-60 |
| ページ範囲 | pp.26-31(RECONF), |
| ページ数 | 6 |
| 発行日 | 2022-05-31 (RECONF) |