| 講演名 | 2022-03-07 アナログ集積回路面積削減のためのボトルネックチャネル配線の提案 谷口 和弥(東工大), 田湯 智(東工大), 高橋 篤司(東工大), 轟 祐吉(ジーダット), 南 誠(ジーダット), |
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| 抄録(和) | 性能仕様を満たすアナログ集積回路を低面積で実現する自動設計技術が求められている．本研究では，レイアウト面積を減らすために，面積削減のボトルネックとなる配線領域で配線を上下層で並走させる「ボトルネック配線方式」を提案する．また，HVルールが適用できないボトルネックチャネルと隣接領域で構成される2層配線領域における配線問題を定式化し，U字型配線モデルを用い配線の交差回数が最小で各ネットの配線のビアは高々1つの位相配線を出力するアルゴリズムを提案する．提案アルゴリズムが許容解を出力するとき，2層物理配線可能となる． |
| 抄録(英) | Design automation that realizes analog integrated circuits to meet performance specifications in a small area is desired. In order to reduce the layout area, "Bottleneck Routing" is proposed in which two wires go through a routing track in bottleneck region. A two-layer routing problem that consists of the bottleneck channel and the adjacent regions where the HV rule is not applicable is defined. The proposed algorithm generates two-layer routing in which the number of intersections is minimized and the wire of a net includes at most one via, by using a U-shaped routing model. Physical routing can be obtained if algorithm generates a feasible topological routing. |
| キーワード(和) | 2層ボトルネック配線 / アナログ集積回路 |
| キーワード(英) | 2-layer Bottleneck Routing / Analog VLSI |
| 資料番号 | VLD2021-77,HWS2021-54 |
| 発行日 | 2022-02-28 (VLD, HWS) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2022/3/7(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 委員長氏名（和） | 小林 和淑(京都工繊大) / 島崎 靖久(ルネサスエレクトロニクス) |
| 委員長氏名（英） | Kazutoshi Kobayashi(Kyoto Inst. of Tech.) / Yasuhisa Shimazaki(Renesas Electronics) |
| 副委員長氏名（和） | 池田 奈美子(NTT) / 永田 真(神戸大) / 鈴木 大輔(三菱電機) |
| 副委員長氏名（英） | Minako Ikeda(NTT) / Makoto Nagata(Kobe Univ.) / Daisuke Suzuki(Mitsubishi Electric) |
| 幹事氏名（和） | 兼本 大輔(大阪大学) / 宮村 信(NEC) / 高橋 順子(NTT) / 藤本 大介(奈良先端大) |
| 幹事氏名（英） | Daisuke Kanemoto(Osaka Univ.) / Makoto Miyamura(NEC) / Junko Takahashi(NTT) / Daisuke Fujimotoi(NAIST) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | アナログ集積回路面積削減のためのボトルネックチャネル配線の提案 |
| サブタイトル（和） | |
| タイトル（英） | Bottleneck Channel Routing to Reduce the Area of Analog VLSI |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 2層ボトルネック配線 / 2-layer Bottleneck Routing |
| キーワード(2)（和/英） | アナログ集積回路 / Analog VLSI |
| 第 1 著者 氏名（和/英） | 谷口 和弥 / Kazuya Taniguchi |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | 田湯 智 / Satoshi Tayu |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 3 著者 氏名（和/英） | 高橋 篤司 / Atsushi Takahashi |
| 第 3 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 4 著者 氏名（和/英） | 轟 祐吉 / Yukichi Todoroki |
| 第 4 著者 所属（和/英） | ジーダット(略称：ジーダット) Jedat(略称：Jedat) |
| 第 5 著者 氏名（和/英） | 南 誠 / Makoto Minami |
| 第 5 著者 所属（和/英） | ジーダット(略称：ジーダット) Jedat(略称：Jedat) |
| 発表年月日 | 2022-03-07 |
| 資料番号 | VLD2021-77,HWS2021-54 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | VLD-412,HWS-413 |
| ページ範囲 | pp.7-12(VLD), pp.7-12(HWS), |
| ページ数 | 6 |
| 発行日 | 2022-02-28 (VLD, HWS) |