| 講演名 | 2022-01-20 ターナリースパースXNOR-NetのFPGA実装評価とXNORを用いないターナリースパースNetの提案 惠 太一(東京理科大), 河原 尊之(東京理科大), |
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| 抄録(和) | ターナリースパースXNOR-Netとは、ニューラルネットワークの重みを(-1,0,1)に三値化することで認識精度低下を抑え、回路化の際に重み0部分の配線を実装しないことで回路規模を削減する手法である。活性化値は(-1,1)に二値化することで(-1,1)同士の乗算をXNORで置き換えている。本研究では、三層のターナリースパース XNOR-NetをFPGAに実装し、MNIST推論によって評価を行った。結果としては、バイナリニューラルネットワークより識別率は3.6%向上し、FPGAのLUT使用率は76.78%低下した。また、更なる回路規模削減案として、乗算回路をXNORではなく単なる配線とインバータで置き換えた、ターナリースパースNetを提案した。 |
| 抄録(英) | Ternary Sparse XNOR-Net is a method to suppress decline of recognition accuracy by ternarizing the weights of the neural network to (-1,0,1), and to reduce the circuit size by not wiring the weight 0 part. The activation value is binarized to (-1,1), and the multiplication between (-1,1) is replaced by XNOR. In this study, we implemented a three-layer Ternary Sparse XNOR-Net on FPGA and evaluate it by MNIST inference. As a result, the recognition rate was improved by 3.6% compared with Binarized Neural Network, and the LUT usage rate of FPGA was reduced by 76.78%. As a further circuit size reduction idea, we proposed Ternary Sparse Net, where the multiplication circuit is replaced by a simple wiring and inverter instead of XNOR. |
| キーワード(和) | ニューラルネットワーク / ディープラーニング / FPGA / ターナリー |
| キーワード(英) | Neural Network / Deep Learning / FPGA / Ternary |
| 資料番号 | CAS2021-55,ICTSSL2021-32 |
| 発行日 | 2022-01-13 (CAS, ICTSSL) |
| 研究会情報 | |
| 研究会 | ICTSSL / CAS |
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| 開催期間 | 2022/1/20(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | |
| テーマ（和） | 学生セッション、一般 |
| テーマ（英） | |
| 委員長氏名（和） | 行田 弘一(芝浦工大) / 佐藤 弘樹(ソニーLSIデザイン) |
| 委員長氏名（英） | Koichi Gyoda(Shibaura Inst. of Tech.) / Hiroki Sato(Sony LSI Design) |
| 副委員長氏名（和） | 井ノ口 宗成(富山大) / 和田 友孝(関西大) / 前田 義信(新潟大) |
| 副委員長氏名（英） | Munenari Inoguchi(Toyama Univ.) / Tomotaka Wada(Kansai Univ.) / Yoshinobu Maeda(Niigata Univ.) |
| 幹事氏名（和） | 遠藤 邦夫(Synspective) / 新 浩一(広島市立大) / 下田 真二(ソニーLSIデザイン) / 伊藤 尚(富山高専) |
| 幹事氏名（英） | Kunio Endo(Synspective) / Kouichi Shin(Hiroshima City Univ.) / Shinji Shimoda(Sony LSI Design) / Nao Ito(NIT, Toyama college) |
| 幹事補佐氏名（和） | 横山 俊一(信州大) / 山口 基(テクノプロ) / 中村 洋平(日立) / 佐藤 隆英(山梨大) / 相原 康敏(村田製作所) |
| 幹事補佐氏名（英） | Shunichi Yokoyama(Shinshu Univ.) / Motoi Yamaguchi(TECHNOPRO) / Yohei Nakamura(Hitachi) / Takahide Sato(Univ. of Yamanashi) / Yasutoshi Aibara(Murata Manufacturing) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Information and Communication Technologies for Safe and Secure Life / Technical Committee on Circuits and Systems |
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| 本文の言語 | JPN |
| タイトル（和） | ターナリースパースXNOR-NetのFPGA実装評価とXNORを用いないターナリースパースNetの提案 |
| サブタイトル（和） | |
| タイトル（英） | FPGA implementation and evaluation of Ternary sparse XNOR-Net and Proposal of Ternary sparse Net without XNOR |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ニューラルネットワーク / Neural Network |
| キーワード(2)（和/英） | ディープラーニング / Deep Learning |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | ターナリー / Ternary |
| 第 1 著者 氏名（和/英） | 惠 太一 / Taichi Megumi |
| 第 1 著者 所属（和/英） | 東京理科大学(略称：東京理科大) Tokyo University of Science(略称：Tokyo Univ of Science) |
| 第 2 著者 氏名（和/英） | 河原 尊之 / Takayuki Kawahara |
| 第 2 著者 所属（和/英） | 東京理科大学(略称：東京理科大) Tokyo University of Science(略称：Tokyo Univ of Science) |
| 発表年月日 | 2022-01-20 |
| 資料番号 | CAS2021-55,ICTSSL2021-32 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | CAS-325,ICTSSL-326 |
| ページ範囲 | pp.19-23(CAS), pp.19-23(ICTSSL), |
| ページ数 | 5 |
| 発行日 | 2022-01-13 (CAS, ICTSSL) |