講演名 2021-06-09
A 64-bit RISC-V many-core architecture on FPGAs
ガオ チシアン(筑波大), 山口 佳樹(筑波大),
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抄録(和) A highly informationized style is constantly evolving due to the semiconductor manufacturing technology development, which has been harnessed for numerous applications such as BigData, AI, and IoT. It requires both high-performance and energy-efficient computing. One of the promising technologies is a many-core architecture design on a single chip. This paper focuses on a 64-bit many-core design for some applications with rigid limits on using electricity like drone control. This article is the first step in the proposition. The many-core design is based on a RISC-V architecture and evaluated on the Xilinx VU9P FPGA platform combined with the Spike simulator.
抄録(英) A highly informationized style is constantly evolving due to the semiconductor manufacturing technology development, which has been harnessed for numerous applications such as BigData, AI, and IoT. It requires both high-performance and energy-efficient computing. One of the promising technologies is a many-core architecture design on a single chip. This paper focuses on a 64-bit many-core design for some applications with rigid limits on using electricity like drone control. This article is the first step in the proposition. The many-core design is based on a RISC-V architecture and evaluated on the Xilinx VU9P FPGA platform combined with the Spike simulator.
キーワード(和) FPGA / Many-core / RISC-V
キーワード(英) FPGA / Many-core / RISC-V
資料番号 RECONF2021-16
発行日 2021-06-01 (RECONF)

研究会情報
研究会 RECONF
開催期間 2021/6/8(から2日開催)
開催地(和) オンライン開催
開催地(英) Online
テーマ(和) リコンフィギャラブルシステム,一般
テーマ(英) Reconfigurable system, etc.
委員長氏名(和) 柴田 裕一郎(長崎大)
委員長氏名(英) Yuichiro Shibata(Nagasaki Univ.)
副委員長氏名(和) 佐野 健太郎(理研) / 山口 佳樹(筑波大)
副委員長氏名(英) Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.)
幹事氏名(和) 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC)
幹事氏名(英) Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC)
幹事補佐氏名(和) 中原 啓貴(東工大) / 竹村 幸尚(インテル)
幹事補佐氏名(英) Hiroki Nakahara(Tokyo Inst. of Tech.) / Yukitaka Takemura(INTEL)

講演論文情報詳細
申込み研究会 Technical Committee on Reconfigurable Systems
本文の言語 ENG
タイトル(和)
サブタイトル(和)
タイトル(英) A 64-bit RISC-V many-core architecture on FPGAs
サブタイトル(和)
キーワード(1)(和/英) FPGA / FPGA
キーワード(2)(和/英) Many-core / Many-core
キーワード(3)(和/英) RISC-V / RISC-V
第 1 著者 氏名(和/英) ガオ チシアン / Qixiang Gao
第 1 著者 所属(和/英) 筑波大学(略称:筑波大)
University of Tsukuba(略称:Univ. of Tsukuba)
第 2 著者 氏名(和/英) 山口 佳樹 / Yoshiki Yamaguchi
第 2 著者 所属(和/英) 筑波大学(略称:筑波大)
University of Tsukuba(略称:Univ. of Tsukuba)
発表年月日 2021-06-09
資料番号 RECONF2021-16
巻番号(vol) vol.121
号番号(no) RECONF-59
ページ範囲 pp.87-92(RECONF),
ページ数 6
発行日 2021-06-01 (RECONF)