| 講演名 | 2021-04-12 FPGA実装ペアリング計算アクセラレータの性能評価 坂本 純一(横浜国大), 吉田 直樹(横浜国大), 松本 勉(横浜国大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 計算量の大きなペアリング計算の高速化やその消費電力削減のため，ハードウェアを用いたペアリング計算アクセラレータがいくつか提案されている．先行研究ではハードウェア実装したペアリング計算回路の性能だけが評価されたものが多かった．しかし，実用上はインタフェース部分を含めた性能が問われる．我々はペアリング計算の最速FPGA実装にPCIeインタフェースを追加し，インタフェースを含めた性能について評価した．評価の結果，API処理や通信インタフェースのオーバーヘッドを加味してもFPGA実装のペアリング計算は，最速ソフトウェア実装に比べて計算時間が62.5%，エネルギー消費が49%となり，優位であることがわかった． |
| 抄録(英) | Several hardware-based accelerators have been proposed to speed up or reduce the power consumption of computationally expensive pairing calculations. In most previous studies, only the performance of the pairing-calculation circuit was evaluated. However, in practical use, the performance, including the interface part, is required. We added a PCIe interface to the fastest FPGA implementation of the pairing calculation and evaluated its performance, including the interface. The results show that the FPGA implementation of the pairing calculation is superior to the fastest software implementation in terms of computation time (62.5%) and energy consumption (49%), even after taking into account the overhead of API processing and communication interfaces. |
| キーワード(和) | ペアリング / BN254 / PCIe |
| キーワード(英) | pairing / BN254 / PCIe |
| 資料番号 | HWS2021-3 |
| 発行日 | 2021-04-05 (HWS) |
| 研究会情報 | |
| 研究会 | HWS |
|---|---|
| 開催期間 | 2021/4/12(から1日開催) |
| 開催地（和） | 東京大学 武田先端知ビル（武田ホール）/オンライン開催 |
| 開催地（英） | Tokyo University/Online |
| テーマ（和） | ハードウェアセキュリティ，一般 |
| テーマ（英） | Hardware Security |
| 委員長氏名（和） | 池田 誠(東大) |
| 委員長氏名（英） | Makoto Ikeda(Univ. of Tokyo) |
| 副委員長氏名（和） | 島崎 靖久(ルネサスエレクトロニクス) / 永田 真(神戸大) |
| 副委員長氏名（英） | Yasuhisa Shimazaki(Renesas Electronics) / Makoto Nagata(Kobe Univ.) |
| 幹事氏名（和） | 小野 貴継(九大) / 高橋 順子(NTT) |
| 幹事氏名（英） | Takatsugu Ono(Kyushu Univ.) / Junko Takahashi(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | FPGA実装ペアリング計算アクセラレータの性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance Evaluation of an FPGA-Based Pairing Computation Accelerator |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ペアリング / pairing |
| キーワード(2)（和/英） | BN254 / BN254 |
| キーワード(3)（和/英） | PCIe / PCIe |
| 第 1 著者 氏名（和/英） | 坂本 純一 / Junichi Sakamoto |
| 第 1 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 2 著者 氏名（和/英） | 吉田 直樹 / Naoki Yoshida |
| 第 2 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 3 著者 氏名（和/英） | 松本 勉 / Tsutomu Matsumoto |
| 第 3 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 発表年月日 | 2021-04-12 |
| 資料番号 | HWS2021-3 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | HWS-1 |
| ページ範囲 | pp.13-18(HWS), |
| ページ数 | 6 |
| 発行日 | 2021-04-05 (HWS) |