| 講演名 | 2021-03-03 [Memorial Lecture] Mode-wise Voltage-scalable Design with Activation-aware Slack Assignment for Energy Minimization テー タイウ(阪大), 増田 豊(名大), 長山 準(ソシオネクスト), 籾山 陽一(ソシオネクスト), ジュン チェン(阪大), 橋本 昌宜(阪大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | |
| 抄録(英) | This paper proposes a design optimization methodology that can achieve a mode-wise voltage scalable (MWVS) design with applying the activation-aware slack assignment (ASA). Originally, ASA allocates the timing margin of critical paths with a stochastic treatment of timing errors, which limits its application. Instead, this work employs ASA with guaranteeing no timing errors. The MWVS design is formulated as an optimization problem that minimizes the overall power consumption considering each mode duration, achievable voltage reduction, and accompanied circuit overhead explicitly, and explores the solution space with the downhill simplex algorithm that does not require numerical derivation. For obtaining a solution, i.e., a design, in the optimization process, we exploit the multi-corner multi-mode design flow in a commercial tool for performing mode-wise ASA with sets of false paths dedicated to individual modes. Experimental results based on RISC-V design show that the proposed methodology saves 20% more power compared to the conventional voltage scaling approach and attains 15% gain from the single-mode ASA. Also, the cycle-by-cycle fine-grained false path identification reduced leakage power by 42%. |
| キーワード(和) | |
| キーワード(英) | mode-wise voltage-scalingactivation ?aware slack assignmentmulti-corner multi-modedownhill simplex method |
| 資料番号 | VLD2020-72,HWS2020-47 |
| 発行日 | 2021-02-24 (VLD, HWS) |
| 研究会情報 | |
| 研究会 | HWS / VLD |
|---|---|
| 開催期間 | 2021/3/3(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 委員長氏名（和） | 池田 誠(東大) / 福田 大輔(富士通研) |
| 委員長氏名（英） | Makoto Ikeda(Univ. of Tokyo) / Daisuke Fukuda(Fujitsu Labs.) |
| 副委員長氏名（和） | 島崎 靖久(ルネサスエレクトロニクス) / 永田 真(神戸大) / 小林 和淑(京都工繊大) |
| 副委員長氏名（英） | Yasuhisa Shimazaki(Renesas Electronics) / Makoto Nagata(Kobe Univ.) / Kazutoshi Kobayashi(Kyoto Inst. of Tech.) |
| 幹事氏名（和） | 小野 貴継(九大) / 高橋 順子(NTT) / 桜井 祐市(日立) / 兼本 大輔(大阪大学) |
| 幹事氏名（英） | Takatsugu Ono(Kyushu Univ.) / Junko Takahashi(NTT) / Yuichi Sakurai(Hitachi) / Daisuke Kanemoto(Osaka Univ.) |
| 幹事補佐氏名（和） | / 西元 琢真(日立) |
| 幹事補佐氏名（英） | / Takuma Nishimoto(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security / Technical Committee on VLSI Design Technologies |
|---|---|
| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | [Memorial Lecture] Mode-wise Voltage-scalable Design with Activation-aware Slack Assignment for Energy Minimization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / mode-wise voltage-scalingactivation ?aware slack assignmentmulti-corner multi-modedownhill simplex method |
| 第 1 著者 氏名（和/英） | テー タイウ / TaiYu Cheng |
| 第 1 著者 所属（和/英） | 大阪大學(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 2 著者 氏名（和/英） | 増田 豊 / Yutaka Masuda |
| 第 2 著者 所属（和/英） | 名古屋大学(略称：名大) Nagoya University(略称：Nagoya Univ.) |
| 第 3 著者 氏名（和/英） | 長山 準 / Jun Nagayama |
| 第 3 著者 所属（和/英） | ソシオネクスト(略称：ソシオネクスト) Socionext Inc.(略称：Socionext Inc.) |
| 第 4 著者 氏名（和/英） | 籾山 陽一 / Yoichi Momiyama |
| 第 4 著者 所属（和/英） | ソシオネクスト(略称：ソシオネクスト) Socionext Inc.(略称：Socionext Inc.) |
| 第 5 著者 氏名（和/英） | ジュン チェン / Jun Chen |
| 第 5 著者 所属（和/英） | 大阪大學(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 6 著者 氏名（和/英） | 橋本 昌宜 / Masanori Hashimoto |
| 第 6 著者 所属（和/英） | 大阪大學(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 発表年月日 | 2021-03-03 |
| 資料番号 | VLD2020-72,HWS2020-47 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | VLD-400,HWS-401 |
| ページ範囲 | pp.30-30(VLD), pp.30-30(HWS), |
| ページ数 | 1 |
| 発行日 | 2021-02-24 (VLD, HWS) |