| 講演名 | 2021-02-05 FPGAの配線遅延の影響を考慮した製造ばらつき測定方法の検討 堤 信吾(都立大), 三浦 幸也(都立大), |
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| 抄録(和) | FPGAとはユーザが任意の論理機能を実装できるLSIである．FPGAにおいても製造ばらつきが問題になってきており，これを正確に測定することが重要である．一般にはLSIチップに組込んだリングオシレータの発振周波数を測定することで，その製造ばらつきを測定できる．FPGAでも同様であるが，FPGAの論理ブロック間を接続する配線や論理ブロック内部の発振経路は回路を実装するたびに設計ツールが自動で決定する．ここで論理ブロック部分は手動で再設計できるがブロック間の配線部分は設計者が指定できない．そのため配線による発振周波数への影響を最少化することで，論理ブロック部分の製造ばらつきを測定できると考えられる．接続配線が異なる複数のリングオシレータをFPGA上に実装して，配線遅延と論理ブロック遅延がそれぞれ発振周波数に及ぼす影響を調べ，配線遅延の影響の少ない製造ばらつきの測定方法について検討した． |
| 抄録(英) | FPGAs are integrated circuits that can be implemented arbitrary logic functions. In FPGAs, it is important to measure process variations with high accuracy because process variations have become noticeable. A ring oscillator is widely used as a process monitor circuit. In FPGA design, the wires between logic blocks and signal paths inside logic blocks are automatically determined by a design tool when a circuit is implemented. Designers can redesign logic block parts, however they cannot redesign wire parts. Therefore, in order to measure process variations with high accuracy, it is necessary to clarify the effect of wire delay on an oscillation frequency. Ring oscillators with different wires between logic blocks are implemented on the FPGA and a method for measuring process variations with less effect of wire delay is considered. |
| キーワード(和) | FPGA / リングオシレータ / 発振周波数 / 配線遅延 / 製造ばらつき |
| キーワード(英) | FPGA / Ring Oscillators / Oscillation Frequency / Wire Delay / Process Variations |
| 資料番号 | DC2020-69 |
| 発行日 | 2021-01-29 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2021/2/5(から1日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 委員長氏名（和） | 高橋 寛(愛媛大) |
| 委員長氏名（英） | Hiroshi Takahashi(Ehime Univ.) |
| 副委員長氏名（和） | 土屋 達弘(阪大) |
| 副委員長氏名（英） | Tatsuhiro Tsuchiya(Osaka Univ.) |
| 幹事氏名（和） | 新井 雅之(日大) / 難波 一輝(千葉大) |
| 幹事氏名（英） | Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAの配線遅延の影響を考慮した製造ばらつき測定方法の検討 |
| サブタイトル（和） | |
| タイトル（英） | A Study on a Method of Measuring Process Variations Considering the Effect of Wire Delay on FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | リングオシレータ / Ring Oscillators |
| キーワード(3)（和/英） | 発振周波数 / Oscillation Frequency |
| キーワード(4)（和/英） | 配線遅延 / Wire Delay |
| キーワード(5)（和/英） | 製造ばらつき / Process Variations |
| 第 1 著者 氏名（和/英） | 堤 信吾 / Shingo Tsutsumi |
| 第 1 著者 所属（和/英） | 東京都立大(略称：都立大) Tokyo Metropolitan University(略称：Tokyo Metropolitan Univ.) |
| 第 2 著者 氏名（和/英） | 三浦 幸也 / Yukiya Miura |
| 第 2 著者 所属（和/英） | 東京都立大(略称：都立大) Tokyo Metropolitan University(略称：Tokyo Metropolitan Univ.) |
| 発表年月日 | 2021-02-05 |
| 資料番号 | DC2020-69 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | DC-358 |
| ページ範囲 | pp.1-6(DC), |
| ページ数 | 6 |
| 発行日 | 2021-01-29 (DC) |