| 講演名 | 2021-02-05 RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法 浅見 竜輝(日大), 細川 利典(日大), 山崎 紘史(日大), 吉村 正義(京都産大), 新井 雅之(日大), |
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| 抄録(和) | 近年，大規模集積回路のテストコスト増大伴い，テストパターン数削減のためのテスト並列化手法が提案されている．従来手法ではコントローラ中の無効状態の状態遷移に対してハードウェアの並列テストが可能な制御信号を設計することにより，レジスタ転送レベル（RTL）におけるハードウェア要素の並列テストを実現した．しかしながら，一般的な自動テストパターン生成ツールが並列テストを考慮するとは限らず，テストパターン数の削減効果はRTLでの見積り値と比較して高くない．本論文ではテストパターン数をさらに削減するために，並列テストを考慮したRTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法を提案する．実験結果は，RTLテストスケジューリング情報を用いないテスト生成と比較して本提案手法はテストパターン数を2~20%削減することができたことを示す． |
| 抄録(英) | In recent years, since the test cost for large-scale integrated circuits has increased, design-for-testability methods for concurrent testing to reduce the number of test patterns have been proposed. In the conventional methods, concurrent testing for the hardware element at register transfer level (RTL) is realized by designing the control signal that enables concurrent testing for RTL hardware elements on state transitions of invalid states in controllers. However, general automatic test pattern generation tools do not always consider concurrent testing, and the effect for reduction of the number of test patterns is not high compared to the estimated value at RTL. In this paper, to further reduce the number of test patterns, we propose a multiple target test generation method using test scheduling information of RTL hardware elements that considers concurrent testing. Experimental results show that the proposed method could reduce the number of test patterns by 2 to 20% compared to test generation without RTL test scheduling information. |
| キーワード(和) | 多重目標故障テスト生成 / 並列テスト / テスト圧縮 / Partial MaxSAT |
| キーワード(英) | Multiple target test generation / parallel test / test compaction / Partial MaxSAT |
| 資料番号 | DC2020-74 |
| 発行日 | 2021-01-29 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2021/2/5(から1日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 委員長氏名（和） | 高橋 寛(愛媛大) |
| 委員長氏名（英） | Hiroshi Takahashi(Ehime Univ.) |
| 副委員長氏名（和） | 土屋 達弘(阪大) |
| 副委員長氏名（英） | Tatsuhiro Tsuchiya(Osaka Univ.) |
| 幹事氏名（和） | 新井 雅之(日大) / 難波 一輝(千葉大) |
| 幹事氏名（英） | Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法 |
| サブタイトル（和） | |
| タイトル（英） | Multiple Target Test Generation Method using Test Scheduling Information of RTL Hardware Elements |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多重目標故障テスト生成 / Multiple target test generation |
| キーワード(2)（和/英） | 並列テスト / parallel test |
| キーワード(3)（和/英） | テスト圧縮 / test compaction |
| キーワード(4)（和/英） | Partial MaxSAT / Partial MaxSAT |
| 第 1 著者 氏名（和/英） | 浅見 竜輝 / Ryuki Asami |
| 第 1 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ) |
| 第 2 著者 氏名（和/英） | 細川 利典 / Toshinori Hosokawa |
| 第 2 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ) |
| 第 3 著者 氏名（和/英） | 山崎 紘史 / Hiroshi Yamazaki |
| 第 3 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ) |
| 第 4 著者 氏名（和/英） | 吉村 正義 / Masayoshi Yoshimura |
| 第 4 著者 所属（和/英） | 京都産業大学(略称：京都産大) Kyoto Sangyo University(略称：Kyoto Sangyo Univ) |
| 第 5 著者 氏名（和/英） | 新井 雅之 / Masayuki Arai |
| 第 5 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ) |
| 発表年月日 | 2021-02-05 |
| 資料番号 | DC2020-74 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | DC-358 |
| ページ範囲 | pp.30-35(DC), |
| ページ数 | 6 |
| 発行日 | 2021-01-29 (DC) |