| 講演名 | 2021-01-28 ［招待講演］CMOS裏面埋設配線による電源供給網と電源容量の形成およびセキュリティ向け三次元積層チップへの応用 門田 和樹(神戸大), |
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| 抄録(和) | 半導体集積回路技術において、電源ノイズに起因した電磁両立性、パワーインテグリティが課題となっている。シリコン基板の裏面にCu配線を埋め込む裏面埋設配線により電源供給網を形成することで、低い並列配線抵抗、裏面埋設配線とシリコン基板間の寄生容量が実現され、電源ノイズを削減できる。本稿では暗号エンジン搭載ICチップを三次元積層で実装し、裏面埋設配線により電源供給を行った際の電源ノイズ削減効果を評価した。また、裏面埋設配線により実現される分布容量により電源ノイズが低減される点に着目し、電源ノイズ低減の効果をサイドチャネル漏洩の評価によりセキュリティの観点から確認した。 |
| 抄録(英) | In semiconductor integrated circuits, power signal integrity(PSI) and electromagnetic compatibility caused by power supply noise are critical issues. Secure three-dimensional (3D) CMOS chip stacks with backside buried metal (BBM) routing provide low series impedance and high decoupling capability in a power delivery network (PDN), thanks to its distributed capacitances over a full-chip backside area. The Si demonstrator with cryptographic functionality was fabricated with post-Si wafer-level BBM Cu processing. The capacitance of BBM structure and it’s suppression effect are evaluated. And we also confirm that 3D BBM PDN also effectively reduces power side channel information leakage. |
| キーワード(和) | シリコン基板裏面 / 電源ノイズ / パワーシグナルインテグリティ / オンチップモニタ / 電磁両立性 / サイドチャネル漏洩 / 暗号エンジン |
| キーワード(英) | Si substrate backside / Power supply noise / Power signal integrity / On chip monitoring / Electromagnetic compatibility / Side channel leakage / Cryptographic engine |
| 資料番号 | SDM2020-51 |
| 発行日 | 2021-01-21 (SDM) |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2021/1/28(から1日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | 先端ＣＭＯＳデバイス・ プロセス技術（ＩＥＤＭ特集） |
| テーマ（英） | |
| 委員長氏名（和） | 平野 博茂(タワー パートナーズ セミコンダクター) |
| 委員長氏名（英） | Hiroshige Hirano(TowerPartners Semiconductor) |
| 副委員長氏名（和） | 大見 俊一郎(東工大) |
| 副委員長氏名（英） | Shunichiro Ohmi(Tokyo Inst. of Tech.) |
| 幹事氏名（和） | 森 貴洋(産総研) / 小林 伸彰(日大) |
| 幹事氏名（英） | Takahiro Mori(AIST) / Nobuaki Kobayashi(Nihon Univ.) |
| 幹事補佐氏名（和） | 野田 泰史(パナソニック) / 諏訪 智之(東北大) |
| 幹事補佐氏名（英） | Taiji Noda(Panasonic) / Tomoyuki Suwa(Tohoku Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Silicon Device and Materials |
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| 本文の言語 | JPN |
| タイトル（和） | ［招待講演］CMOS裏面埋設配線による電源供給網と電源容量の形成およびセキュリティ向け三次元積層チップへの応用 |
| サブタイトル（和） | |
| タイトル（英） | [Invited Talk] Secure 3D CMOS Chip Stacks with Backside Buried Metal Power Delivery Networks for Distributed Decoupling Capacitance |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シリコン基板裏面 / Si substrate backside |
| キーワード(2)（和/英） | 電源ノイズ / Power supply noise |
| キーワード(3)（和/英） | パワーシグナルインテグリティ / Power signal integrity |
| キーワード(4)（和/英） | オンチップモニタ / On chip monitoring |
| キーワード(5)（和/英） | 電磁両立性 / Electromagnetic compatibility |
| キーワード(6)（和/英） | サイドチャネル漏洩 / Side channel leakage |
| キーワード(7)（和/英） | 暗号エンジン / Cryptographic engine |
| 第 1 著者 氏名（和/英） | 門田 和樹 / Kazuki Monta |
| 第 1 著者 所属（和/英） | 神戸大学(略称：神戸大) Kobe University(略称：Kobe Univ.) |
| 発表年月日 | 2021-01-28 |
| 資料番号 | SDM2020-51 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | SDM-352 |
| ページ範囲 | pp.8-12(SDM), |
| ページ数 | 5 |
| 発行日 | 2021-01-21 (SDM) |