| 講演名 | 2021-01-25 解像度に基づくスケールが可能なCNNアクセラレータのFPGA実現に関して 佐山 功起(東工大), 神宮司 明良(東工大), 曽我 尚人(東工大), 中原 啓貴(東工大), |
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| 抄録(和) | 近年，コンピュータビジョンの分野では，CNNが様々なタスクに利用されており，優れた性能を発揮している．しかし，その畳み込み演算の計算コストは非常に大きい．本研究では，CNNの計算コスト（計算量と必要なバッファサイズ）を削減する方法として，入力画像の解像度を下げることを検討し，分類精度と解像度のトレードオフについて考察する．水平方向，垂直方向，チャネル方向に高度に並列化されたCNNアクセラレータを提案する．各方向の並列度をパラメータ化することで入力解像度に対してスケール可能とした．任意の入力画像解像度に応じて計算効率と資源効率を最大化するハードウェアを提供する．MobileNetV2をベースにしたモデルでは，入力解像度が標準的な解像度の2242より低くても高い性能を達成することが判明した．例えば，1282の解像度では，ImageNet上で64.2%(Top-1)の精度を達成した．2242の解像度の場合と比較して7.3%の精度劣化で計算コストを約1/3に削減した．また，解像度のスケール可能な高並列化高速CNNアクセラレータを提案する．空間並列度をパラメータ化した高速CNNアクセラレータは，入力解像度に対してスケール可能である．このスケーラビリティにより，各解像度に対して様々な回路規模での効率的な計算が可能となる．MobileNetV2をベースとした低解像度CNNをFPGAボード上に実装した．推論速度はCPUと比較して17.0倍のスループットを達成した． |
| 抄録(英) | In recent years, CNN has been used for various tasks in the field of computer vision and has achievedexcellent performance. However, the computational complexity of these convolutional operations is enormous. Weinvestigate the resolution reduction of the input image as a method to reduce the costs (computation complexity andrequired buffer size) of CNN and discuss the trade-off between classification accuracy and resolution. We propose ahighly parallelized CNN accelerator in the horizontal, vertical and channel directions. The parallelism parameterizedin each direction is scalable to the input resolution. It provides hardware that maximizes computational and resourceefficiency depending on a given input image resolution. We found the accuracy decrease is small even if the inputresolution is lower than the standard resolution of2242in the model based on MobileNetV2. As an example, at1282resolutions, the model achieves 64.2% (Top-1) accuracy on ImageNet and computational costs are reduced to about1/3 for a 7.3% decrease compared to the standard resolution case. Also, we propose a highly parallelized high-speedCNN accelerator with resolution scalable. The accelerator with spatial-parallelism parameterized is scalable to theinput resolution. The scalability enables efficient computation on various circuit scales for each resolution. We haveimplemented a low-resolution CNN based on MobileNetV2 on an FPGA board. The inference speed achieves framesper second by 17.0 times compared with CPU. |
| キーワード(和) | Convolutional Neural Networks / hardware accelerator / FPGA |
| キーワード(英) | Convolutional Neural Networks / hardware accelerator / FPGA |
| 資料番号 | VLD2020-49,CPSY2020-32,RECONF2020-68 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | CPSY / RECONF / VLD / IPSJ-ARC / IPSJ-SLDM |
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| 開催期間 | 2021/1/25(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 委員長氏名（和） | 入江 英嗣(東大) / 柴田 裕一郎(長崎大) / 福田 大輔(富士通研) / 井上 弘士(九大) / 中村 祐一(NEC) |
| 委員長氏名（英） | Hidetsugu Irie(Univ. of Tokyo) / Yuichiro Shibata(Nagasaki Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Hiroshi Inoue(Kyushu Univ.) / Yuichi Nakamura(NEC) |
| 副委員長氏名（和） | 鯉渕 道紘(NII) / 中島 耕太(富士通研) / 佐野 健太郎(理研) / 山口 佳樹(筑波大) / 小林 和淑(京都工繊大) |
| 副委員長氏名（英） | Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) / Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) / Kazutoshi Kobayashi(Kyoto Inst. of Tech.) |
| 幹事氏名（和） | 高前田 伸也(北大) / 津邑 公暁(名工大) / 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / 桜井 祐市(日立) / 兼本 大輔(大阪大学) / 今村 智(富士通研) / 塩谷 亮太(名大) / 谷本 輝夫(九大) / 新田 高庸(NTT) / 瀬戸 謙修(東京都市大) / 密山 幸男(高知工科大) / 君家 一紀(三菱電機) / 廣本 正之(富士通研) |
| 幹事氏名（英） | Shinya Takameda(Hokkaido Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Yuichi Sakurai(Hitachi) / Daisuke Kanemoto(Osaka Univ.) / Satoshi Imamura(Fujitsu lab.) / Ryota Shioya(Nagoya Univ.) / Teruo Tanimoto(Kyushu Univ.) / Koyo Nitta(NTT) / Kenshu Seto(Tokyo City Univ.) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Kazuki Oya(Mitsubishi Electric) / Masayuki Hiromoto(Fujistu Lab.) |
| 幹事補佐氏名（和） | 小川 周吾(日立) / 有間 英志(東大) / 中原 啓貴(東工大) / 竹村 幸尚(インテル) / 西元 琢真(日立) |
| 幹事補佐氏名（英） | Shugo Ogawa(Hitachi) / Eiji Arima(Univ. of Tokyo) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Yukitaka Takemura(INTEL) / Takuma Nishimoto(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies / Special Interest Group on System Architecture / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | 解像度に基づくスケールが可能なCNNアクセラレータのFPGA実現に関して |
| サブタイトル（和） | |
| タイトル（英） | A High-speed Convolutional Neural Network Accelerator for an Adaptive Resolution on an FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Convolutional Neural Networks / Convolutional Neural Networks |
| キーワード(2)（和/英） | hardware accelerator / hardware accelerator |
| キーワード(3)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 佐山 功起 / Koki Sayama |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | 神宮司 明良 / Akira Jinguji |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 3 著者 氏名（和/英） | 曽我 尚人 / Naoto Soga |
| 第 3 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 4 著者 氏名（和/英） | 中原 啓貴 / Hiroki Nakahara |
| 第 4 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 発表年月日 | 2021-01-25 |
| 資料番号 | VLD2020-49,CPSY2020-32,RECONF2020-68 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | VLD-337,CPSY-338,RECONF-339 |
| ページ範囲 | pp.58-62(VLD), pp.58-62(CPSY), pp.58-62(RECONF), |
| ページ数 | 5 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |