| 講演名 | 2021-01-25 高速10進計数回路の設計 柳川 宗平(群馬大), 田中 勇樹(群馬大), 魏 書剛(群馬大), |
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| 抄録(和) | 本研究では，10 進表現を用いた計数器の高速化を目的とする．10 進計数回路の実現方法として，BCD 数表現とそろばん数表現を用いた回路設計を行い，そろばん数表現の有用性について検討する．先行研究では，そろばん数表現をデジタルシステムで活用する提案がされており，そろばん数表現を用いた加算器が，非常に高速であることが証明されている．また，計数器の高速化を図るために，桁上げを保存する桁上げ先読みアルゴリズムを提案する．いくつかのフリップフロップを挿入することにより，長い桁数を有する計数回路の高速化を実現することを確認している． |
| 抄録(英) | In this study, we propose new architectures for high speed decimal counters. The two kinds of counters are designed using BCD code and abacus number representations respectively, and the design results show that the abacus architecture can be mainly implemented by shifting operations. Previous studies have proposed the use of the abacus number representation in digital systems, proving that adders using the abacus number representation are extremely fast. We also present a new carry look ahead algorithm by which, the carries are stored in some inserting flip-flops and the high speed counters can be implemented. |
| キーワード(和) | 10進計数器 / そろばん数表現 / BCD数表現 |
| キーワード(英) | dicimal counter / abacus number / Binary coded decimal |
| 資料番号 | VLD2020-54,CPSY2020-37,RECONF2020-73 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | CPSY / RECONF / VLD / IPSJ-ARC / IPSJ-SLDM |
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| 開催期間 | 2021/1/25(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 委員長氏名（和） | 入江 英嗣(東大) / 柴田 裕一郎(長崎大) / 福田 大輔(富士通研) / 井上 弘士(九大) / 中村 祐一(NEC) |
| 委員長氏名（英） | Hidetsugu Irie(Univ. of Tokyo) / Yuichiro Shibata(Nagasaki Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Hiroshi Inoue(Kyushu Univ.) / Yuichi Nakamura(NEC) |
| 副委員長氏名（和） | 鯉渕 道紘(NII) / 中島 耕太(富士通研) / 佐野 健太郎(理研) / 山口 佳樹(筑波大) / 小林 和淑(京都工繊大) |
| 副委員長氏名（英） | Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) / Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) / Kazutoshi Kobayashi(Kyoto Inst. of Tech.) |
| 幹事氏名（和） | 高前田 伸也(北大) / 津邑 公暁(名工大) / 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / 桜井 祐市(日立) / 兼本 大輔(大阪大学) / 今村 智(富士通研) / 塩谷 亮太(名大) / 谷本 輝夫(九大) / 新田 高庸(NTT) / 瀬戸 謙修(東京都市大) / 密山 幸男(高知工科大) / 君家 一紀(三菱電機) / 廣本 正之(富士通研) |
| 幹事氏名（英） | Shinya Takameda(Hokkaido Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Yuichi Sakurai(Hitachi) / Daisuke Kanemoto(Osaka Univ.) / Satoshi Imamura(Fujitsu lab.) / Ryota Shioya(Nagoya Univ.) / Teruo Tanimoto(Kyushu Univ.) / Koyo Nitta(NTT) / Kenshu Seto(Tokyo City Univ.) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Kazuki Oya(Mitsubishi Electric) / Masayuki Hiromoto(Fujistu Lab.) |
| 幹事補佐氏名（和） | 小川 周吾(日立) / 有間 英志(東大) / 中原 啓貴(東工大) / 竹村 幸尚(インテル) / 西元 琢真(日立) |
| 幹事補佐氏名（英） | Shugo Ogawa(Hitachi) / Eiji Arima(Univ. of Tokyo) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Yukitaka Takemura(INTEL) / Takuma Nishimoto(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies / Special Interest Group on System Architecture / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | 高速10進計数回路の設計 |
| サブタイトル（和） | |
| タイトル（英） | High speed architectures of decimal counters |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 10進計数器 / dicimal counter |
| キーワード(2)（和/英） | そろばん数表現 / abacus number |
| キーワード(3)（和/英） | BCD数表現 / Binary coded decimal |
| 第 1 著者 氏名（和/英） | 柳川 宗平 / Shuhei Yanagawa |
| 第 1 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 第 2 著者 氏名（和/英） | 田中 勇樹 / Yuuki Tanaka |
| 第 2 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 第 3 著者 氏名（和/英） | 魏 書剛 / Shugang Wei |
| 第 3 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 発表年月日 | 2021-01-25 |
| 資料番号 | VLD2020-54,CPSY2020-37,RECONF2020-73 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | VLD-337,CPSY-338,RECONF-339 |
| ページ範囲 | pp.85-89(VLD), pp.85-89(CPSY), pp.85-89(RECONF), |
| ページ数 | 5 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |