| 講演名 | 2021-01-25 剰余SD数-剰余2進数変換アルゴリズム 佐羽 勇紀(群馬大), 田中 勇樹(群馬大), 魏 書剛(群馬大), |
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| 抄録(和) | SD(Signed-Digit)数表現を導入することにより，負数を含む冗長な剰余数表現が使用でき高速な剰余算術演算が実現されている．しかしながら，通常の剰余演算では負数を扱わないため，負数となった剰余SD数を剰余2進数として扱うには正数に変換する必要がある．本研究では，よく使われる$2^n,2^n-1,2^n+1$を法とした剰余SD数を剰余2進数へ変換するアルゴリズムを提案し，変換回路の高速化を図る．加えて，$0.18{rm mu m}$CMOSゲートアレイ設計ライブラリを用い，提案する変換アルゴリズムによる変換回路をハードウェア記述言語で設計した． |
| 抄録(英) | By applying SD(Signed-Digit) number representation, redundant residue number representation including negative number can be used and high-speed residue arithmetic operation is realized. However, since ordinary modulo operations don't handle negative numbers, it is necessary to convert the residue SD numbers that have become negative numbers to positive numbers in order to treat them as modulo binary numbers. In this paper, we propose algorithms to convert the number with SD number representation to the residue binary numbers on moduli $2^n,2^n-1$ and $2^n+1$. We have designed the conversion circuits with VHDL by using a $0.18{rm mu m}$ CMOS gate array technology library. |
| キーワード(和) | SD(Signed-Digit)数 / 剰余SD数 / 剰余2進数 |
| キーワード(英) | SD(Signed-Digit) number / residue SD number / residue binary number |
| 資料番号 | VLD2020-51,CPSY2020-34,RECONF2020-70 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | CPSY / RECONF / VLD / IPSJ-ARC / IPSJ-SLDM |
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| 開催期間 | 2021/1/25(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 委員長氏名（和） | 入江 英嗣(東大) / 柴田 裕一郎(長崎大) / 福田 大輔(富士通研) / 井上 弘士(九大) / 中村 祐一(NEC) |
| 委員長氏名（英） | Hidetsugu Irie(Univ. of Tokyo) / Yuichiro Shibata(Nagasaki Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Hiroshi Inoue(Kyushu Univ.) / Yuichi Nakamura(NEC) |
| 副委員長氏名（和） | 鯉渕 道紘(NII) / 中島 耕太(富士通研) / 佐野 健太郎(理研) / 山口 佳樹(筑波大) / 小林 和淑(京都工繊大) |
| 副委員長氏名（英） | Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) / Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) / Kazutoshi Kobayashi(Kyoto Inst. of Tech.) |
| 幹事氏名（和） | 高前田 伸也(北大) / 津邑 公暁(名工大) / 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / 桜井 祐市(日立) / 兼本 大輔(大阪大学) / 今村 智(富士通研) / 塩谷 亮太(名大) / 谷本 輝夫(九大) / 新田 高庸(NTT) / 瀬戸 謙修(東京都市大) / 密山 幸男(高知工科大) / 君家 一紀(三菱電機) / 廣本 正之(富士通研) |
| 幹事氏名（英） | Shinya Takameda(Hokkaido Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Yuichi Sakurai(Hitachi) / Daisuke Kanemoto(Osaka Univ.) / Satoshi Imamura(Fujitsu lab.) / Ryota Shioya(Nagoya Univ.) / Teruo Tanimoto(Kyushu Univ.) / Koyo Nitta(NTT) / Kenshu Seto(Tokyo City Univ.) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Kazuki Oya(Mitsubishi Electric) / Masayuki Hiromoto(Fujistu Lab.) |
| 幹事補佐氏名（和） | 小川 周吾(日立) / 有間 英志(東大) / 中原 啓貴(東工大) / 竹村 幸尚(インテル) / 西元 琢真(日立) |
| 幹事補佐氏名（英） | Shugo Ogawa(Hitachi) / Eiji Arima(Univ. of Tokyo) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Yukitaka Takemura(INTEL) / Takuma Nishimoto(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies / Special Interest Group on System Architecture / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | 剰余SD数-剰余2進数変換アルゴリズム |
| サブタイトル（和） | |
| タイトル（英） | Residual signed-digit number - residual binary number conversion algorithm |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SD(Signed-Digit)数 / SD(Signed-Digit) number |
| キーワード(2)（和/英） | 剰余SD数 / residue SD number |
| キーワード(3)（和/英） | 剰余2進数 / residue binary number |
| 第 1 著者 氏名（和/英） | 佐羽 勇紀 / Yuki Saba |
| 第 1 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 第 2 著者 氏名（和/英） | 田中 勇樹 / Yuuki Tanaka |
| 第 2 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 第 3 著者 氏名（和/英） | 魏 書剛 / Shugang Wei |
| 第 3 著者 所属（和/英） | 群馬大学(略称：群馬大) Gunma University(略称：Gunma Univ.) |
| 発表年月日 | 2021-01-25 |
| 資料番号 | VLD2020-51,CPSY2020-34,RECONF2020-70 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | VLD-337,CPSY-338,RECONF-339 |
| ページ範囲 | pp.69-74(VLD), pp.69-74(CPSY), pp.69-74(RECONF), |
| ページ数 | 6 |
| 発行日 | 2021-01-18 (VLD, CPSY, RECONF) |