| 講演名 | 2020-12-11 勾配降下法を用いた回路遅延の劣化予測について 森 誠一郎(九工大), 権藤 昌之(九工大), 三宅 庸資(九工大), 加藤 隆明(九工大), 梶原 誠司(九工大), |
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| 抄録(和) | 最先端のVLSIでは経年劣化に起因する故障の発生が懸念されており，高信頼システムに使用される場合，回路の劣化による故障が発生する時期を予測し，故障発生前に対処可能にすることが求められる．本研究では，代表的な劣化現象である回路遅延の増加をオンチップ遅延測定によって捕らえ，将来の回路遅延の劣化度合いを予測する手法を提案する．提案手法では，劣化シミュレーションや長期信頼性試験，代表チップを用いた予備実験で得られる回路遅延値から初期の予測モデルを作成し，個々のチップに対して実際の測定値に基づくオフセット補正及び勾配降下法を用いた動的なモデル更新により，製造ばらつきや運用状況の差異を反映した劣化予測を行う．実チップの劣化加速試験のデータを用いた評価実験から，提案手法は，製造ばらつきや運用状況の差異による劣化傾向の変化に対応した遅延劣化の予測モデルを構築できることを示す． |
| 抄録(英) | As the risk of aging-induced faults of VLSIs is increasing, highly reliable systems require to predict when the aging-induced faults will occur and to avoid a system failure. In this work, we propose an aging prediction method for logic circuits, in which on-chip delay measurement scheme catches delay degradation that is representative aging phenomenon. The proposed method creates an initial prediction model from circuit delay with degradation simulation, accelerated life test, circuit delay measured by preliminary experiment, and predicts circuit delay of each manufactured circuit with offset correction and adaptive model updates. Experimental results by accelerated life test for sample chips show that the proposed method enables construction of a prediction model reflecting change of degradation tendency due to operating environment with less impact by manufacturing variation. |
| キーワード(和) | フィールドテスト / 遅延測定 / 劣化予測 / 機械学習 / 勾配降下法 |
| キーワード(英) | Field test / Delay measurement / Degradation prediction / Machine learning / Gradient descent |
| 資料番号 | DC2020-59 |
| 発行日 | 2020-12-04 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2020/12/11(から1日開催) |
| 開催地（和） | 洲本市文化体育館 （淡路島） |
| 開催地（英） | |
| テーマ（和） | (第5回） Winter Workshop on Safety（安全性に関する冬のワークショップ） - （共催：日本信頼性学会） |
| テーマ（英） | |
| 委員長氏名（和） | 高橋 寛(愛媛大) |
| 委員長氏名（英） | Hiroshi Takahashi(Ehime Univ.) |
| 副委員長氏名（和） | 土屋 達弘(阪大) |
| 副委員長氏名（英） | Tatsuhiro Tsuchiya(Osaka Univ.) |
| 幹事氏名（和） | 新井 雅之(日大) / 難波 一輝(千葉大) |
| 幹事氏名（英） | Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | 勾配降下法を用いた回路遅延の劣化予測について |
| サブタイトル（和） | |
| タイトル（英） | A Degradation Prediction of Circuit Delay Using A Gradient Descent Method |
| サブタイトル（和） | |
| キーワード(1)（和/英） | フィールドテスト / Field test |
| キーワード(2)（和/英） | 遅延測定 / Delay measurement |
| キーワード(3)（和/英） | 劣化予測 / Degradation prediction |
| キーワード(4)（和/英） | 機械学習 / Machine learning |
| キーワード(5)（和/英） | 勾配降下法 / Gradient descent |
| 第 1 著者 氏名（和/英） | 森 誠一郎 / Seiichirou Mori |
| 第 1 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyutech) |
| 第 2 著者 氏名（和/英） | 権藤 昌之 / Masayuki Gondou |
| 第 2 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyutech) |
| 第 3 著者 氏名（和/英） | 三宅 庸資 / Yousuke Miyake |
| 第 3 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyutech) |
| 第 4 著者 氏名（和/英） | 加藤 隆明 / Takaaki Kato |
| 第 4 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyutech) |
| 第 5 著者 氏名（和/英） | 梶原 誠司 / Seiji Kajihara |
| 第 5 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyutech) |
| 発表年月日 | 2020-12-11 |
| 資料番号 | DC2020-59 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | DC-288 |
| ページ範囲 | pp.1-6(DC), |
| ページ数 | 6 |
| 発行日 | 2020-12-04 (DC) |