| 講演名 | 2020-09-11 Randomly Wired Convolutional Neural Networkを対象とするCNN推論アクセラレータのFPGA実装について 倉持 亮佑(東工大), 中原 啓貴(東工大), |
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| 抄録(和) | 畳み込みニューラルネットワーク (CNN) は組み込みシステムやテ?ータセンターなと?て?広く使用されてお り，画像を対象とするタスクにおいて非常に高い認識精度を得ることか?て?きている. 特にCNN をテ?ータセンターて?運用する際には，高認識精度・短レイテンシか?重要となる. 本研究て?はランタ?ムク?ラフを基にCNNモテ?ルを構築する， Randomly Wired Convolutional Neural Network (RWCNN) を対象とした推論アクセラレータを提案する. RWCNN は並列処理可能な層数か?多いため，複数の計算ユニットを並列に使用することによりレイテンシを短くすることか?可能となる. 複数の計算ユニットか?同時に複数の特徴マッフ?メモリにアクセスする必要か?あるため，特徴マッフ?メモリ としてHBM2を使用する. HBM チャネルと各計算ユニットをクロスハ?ースイッチを用いて配線することにより，効率的に入力特徴マッフ?の選択を行う. RWCNN の各層を複数の計算ユニットに割り当てるスケシ?ューリンク?問題を考え，割り当てられたスケシ?ュールを基に干渉ク?ラフの彩色を行い，各層の特徴マッフ?を各HBMチャネルへと割り当てる. これにより，HBM チャネルへのアクセスを各計算ユニットて?並列に行うことか?て?きるようになり，高速にRWCNNの処理を行うことか?て?きるようになる. 提案アクセラレータを Alveo U50 FPGA 上に実装し，RWCNN と 同等な計算コストて?ある ResNet-50 を対象とする推論アクセラレータとの比較を行う. ImageNet画像分類タスクにおいて，従来のアクセラレータよりもレイテンシを約43%短くすることか?て?きた. |
| 抄録(英) | Convolutional neural networks(CNNs) are widely used for image tasks in both embedded systems and data centers. Particularly, when deploying CNNs in a data center, achieving high accuracy and low latency are important for various tasks. We propose an FPGA-based inference accelerator for randomly wired convolutional neural networks(RWCNNs), whose layer structures are based on random graph models. Because RWCNN can be processed in parallel, we can reduce the latency by concurrently using multiple computational units. We use the HBM2 to store feature maps, as multiple computational units need to simultaneously access different feature maps. In addition, the HBM channels and computational units are connected using a crossbar switch to efficiently transfer the feature maps. We allocate each layer to computational units using a simple heuristic algorithm. In addition, we allocate each layer to the HBM channels by coloring a conflict graph built based on the allocated schedule. This makes it possible for the computational units to access HBM channels in parallel. We implemented our accelerator on an Alveo U50 FPGA and compared it with a FPGA-based inference accelerator that targets ResNet-50. In the ImageNet image classification task, we could process an image in 16.6 ms, which is 43% lower than that for a conventional accelerator. |
| キーワード(和) | Deep Learning / CNN / FPGA / RWCNN |
| キーワード(英) | Deep Learning / CNN / FPGA / RWCNN |
| 資料番号 | RECONF2020-27 |
| 発行日 | 2020-09-03 (RECONF) |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2020/9/10(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable system, etc. |
| 委員長氏名（和） | 柴田 裕一郎(長崎大) |
| 委員長氏名（英） | Yuichiro Shibata(Nagasaki Univ.) |
| 副委員長氏名（和） | 佐野 健太郎(理研) / 山口 佳樹(筑波大) |
| 副委員長氏名（英） | Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) |
| 幹事氏名（和） | 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) |
| 幹事氏名（英） | Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) |
| 幹事補佐氏名（和） | 中原 啓貴(東工大) / 竹村 幸尚(インテル) |
| 幹事補佐氏名（英） | Hiroki Nakahara(Tokyo Inst. of Tech.) / Yukitaka Takemura(INTEL) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems |
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| 本文の言語 | JPN |
| タイトル（和） | Randomly Wired Convolutional Neural Networkを対象とするCNN推論アクセラレータのFPGA実装について |
| サブタイトル（和） | |
| タイトル（英） | An FPGA-Based Low-Latency Accelerator for Randomly Wired Convolutional Neural Networks |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Deep Learning / Deep Learning |
| キーワード(2)（和/英） | CNN / CNN |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | RWCNN / RWCNN |
| 第 1 著者 氏名（和/英） | 倉持 亮佑 / Ryosuke Kuramochi |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | 中原 啓貴 / Hiroki Nakahara |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 発表年月日 | 2020-09-11 |
| 資料番号 | RECONF2020-27 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | RECONF-168 |
| ページ範囲 | pp.48-53(RECONF), |
| ページ数 | 6 |
| 発行日 | 2020-09-03 (RECONF) |