| 講演名 | 2020-08-06 裏面埋設配線を有する2.5D積層ICチップの電源インピーダンス低減効果 三木 拓司(神戸大), 永田 真(神戸大), 月岡 暉裕(神戸大), 三浦 典之(阪大), 沖殿 貴朗(電子商取引安全技研組合), 荒賀 佑樹(産総研), 渡辺 直也(産総研), 島本 晴夫(産総研), 菊地 克弥(産総研), |
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| 抄録(和) | 大規模デジタル回路の電源配線インピーダンスを低減する2.5Dオーバーザトップシリコンインターポーザ実装技術を開発した．シリコンインターポーザの裏面には，圧膜Cu配線を埋め込んだ裏面埋設配線が形成されている．これにより，既存の電源配線ネットワークに，極めて低い並列配線抵抗を提供するとともに，裏面埋設配線とシリコン基板間の寄生容量を付与することが可能となる．本シリコンインターポーザは，130nm CMOSプロセスにて設計した暗号回路チップ上に2.5D積層した．インピーダンスアナライザを用いたプローブ評価を実施し，シリコンインターポーザを2.5D積層することで，暗号回路の電源配線抵抗が30%，グランド配線抵抗が56%，それぞれ削減することを確認した．また，電源グランド配線間のバイパス容量は2.4nF増加した．さらに，CMOSチップに内蔵したオンチップモニタ回路により，暗号化回路動作中の電源ノイズを取得した結果，ピークツーピークノイズが50%以上削減されることを確認した． |
| 抄録(英) | A 2.5D structure with a Si interposer stacked on a CMOS chip is developed to reduce power supply impedance. A backside buried metal (BBM) in Si interposer provides low resistive wiring of power / ground nodes and also forms a large parasitic bypass capacitance between power and ground patterns, which drastically suppresses the power supply noise. The Si interposer was implemented over a cryptographic chip with a large scale digital circuit fabricated in 130 nm CMOS. The measured resistance values of power and ground line were reduced by 30% and 56%, respectively, and the measured bypass capacitance was increased by 2.4 nF, owing to the additional low resistive wiring in parallel and a large parasitic capacitance of the Si interposer and the stacking structure itself. An internal noise monitoring circuit embedded in the CMOS chip indicates that the proposed over-the-top Si interposer reduces a peak-to-peak power supply noise and DC drop during cryptographic operation to less than 50%. |
| キーワード(和) | 2.5次元実装 / シリコンインターポーザ / 電源インピーダンス / 暗号化回路 |
| キーワード(英) | 2.5D implementation / Si interposer / Power supply impedance / Cryptographic circuit |
| 資料番号 | SDM2020-5,ICD2020-5 |
| 発行日 | 2020-07-30 (SDM, ICD) |
| 研究会情報 | |
| 研究会 | ICD / SDM / ITE-IST |
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| 開催期間 | 2020/8/6(から2日開催) |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用 |
| テーマ（英） | Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications |
| 委員長氏名（和） | 永田 真(神戸大) / 平野 博茂(パナソニック・タワージャズ) / 秋田 純一(金沢大) |
| 委員長氏名（英） | Makoto Nagata(Kobe Univ.) / Hiroshige Hirano(TowerJazz Panasonic) / Junichi Akita(Kanazawa Univ.) |
| 副委員長氏名（和） | 高橋 真史(東芝メモリ) / 大見 俊一郎(東工大) / 池辺 将之(北大) / 廣瀬 裕(パナソニック) |
| 副委員長氏名（英） | Masafumi Takahashi(Toshiba-memory) / Shunichiro Ohmi(Tokyo Inst. of Tech.) / 池辺 将之(北大) / 廣瀬 裕(パナソニック) |
| 幹事氏名（和） | 柘植 政利(ソシオネクスト) / 廣瀬 哲也(阪大) / 森 貴洋(産総研) / 小林 伸彰(日大) |
| 幹事氏名（英） | Masatoshi Tsuge(Socionext) / Tetsuya Hirose(Osaka Univ.) / Takahiro Mori(AIST) / Nobuaki Kobayashi(Nihon Univ.) |
| 幹事補佐氏名（和） | 新居 浩二(フローディア) / 宮地 幸祐(信州大) / 久保木 猛(九大) / 野田 泰史(パナソニック) / 諏訪 智之(東北大) / 小室 孝(埼玉大) / 下ノ村 和弘(立命館大) / 香川 景一郞(静岡大) / 徳田 崇(東工大) / 黒田 理人(東北大) / 船津 良平(NHK) / 山下 雄一郎(TSMC) |
| 幹事補佐氏名（英） | Koji Nii(Floadia) / Kosuke Miyaji(Shinshu Univ.) / Takeshi Kuboki(Kyushu Univ.) / Taiji Noda(Panasonic) / Tomoyuki Suwa(Tohoku Univ.) / 小室 孝(埼玉大) / 下ノ村 和弘(立命館大) / 香川 景一郞(静岡大) / 徳田 崇(東工大) / 黒田 理人(東北大) / 船津 良平(NHK) / 山下 雄一郎(TSMC) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Integrated Circuits and Devices / Technical Committee on Silicon Device and Materials / Technical Group on Information Sensing Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 裏面埋設配線を有する2.5D積層ICチップの電源インピーダンス低減効果 |
| サブタイトル（和） | |
| タイトル（英） | Over-the-top Si Interposer Embedding Backside Buried Metal to Reduce Power Supply Impedance |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 2.5次元実装 / 2.5D implementation |
| キーワード(2)（和/英） | シリコンインターポーザ / Si interposer |
| キーワード(3)（和/英） | 電源インピーダンス / Power supply impedance |
| キーワード(4)（和/英） | 暗号化回路 / Cryptographic circuit |
| 第 1 著者 氏名（和/英） | 三木 拓司 / Takuji Miki |
| 第 1 著者 所属（和/英） | 神戸大学(略称：神戸大) Kobe University(略称：Kobe Univ.) |
| 第 2 著者 氏名（和/英） | 永田 真 / Makoto Nagata |
| 第 2 著者 所属（和/英） | 神戸大学(略称：神戸大) Kobe University(略称：Kobe Univ.) |
| 第 3 著者 氏名（和/英） | 月岡 暉裕 / Akihiro Tsukioka |
| 第 3 著者 所属（和/英） | 神戸大学(略称：神戸大) Kobe University(略称：Kobe Univ.) |
| 第 4 著者 氏名（和/英） | 三浦 典之 / Noriyuki Miura |
| 第 4 著者 所属（和/英） | 大阪大学(略称：阪大) Osaka University(略称：Osaka Univ.) |
| 第 5 著者 氏名（和/英） | 沖殿 貴朗 / Takaaki Okidono |
| 第 5 著者 所属（和/英） | 電子商取引安全技研組合(略称：電子商取引安全技研組合) ECSEC(略称：ECSEC) |
| 第 6 著者 氏名（和/英） | 荒賀 佑樹 / Yuuki Araga |
| 第 6 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) AIST(略称：AIST) |
| 第 7 著者 氏名（和/英） | 渡辺 直也 / Naoya Watanabe |
| 第 7 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) AIST(略称：AIST) |
| 第 8 著者 氏名（和/英） | 島本 晴夫 / Haruo Shimamoto |
| 第 8 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) AIST(略称：AIST) |
| 第 9 著者 氏名（和/英） | 菊地 克弥 / Katsuya Kikuchi |
| 第 9 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) AIST(略称：AIST) |
| 発表年月日 | 2020-08-06 |
| 資料番号 | SDM2020-5,ICD2020-5 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | SDM-126,ICD-127 |
| ページ範囲 | pp.19-24(SDM), pp.19-24(ICD), |
| ページ数 | 6 |
| 発行日 | 2020-07-30 (SDM, ICD) |