| 講演名 | 2020-05-28 ベイジアンネットワーク構造学習の演算回路の繰り返し利用によるFPGAアクセラレータ 新田 泰大(京大), 高瀬 英希(京大/JST), |
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| 抄録(和) | ベイジアンネットワークは，複数の観測された現象の因果関係あるいは相関関係を表すグラフィカルモデルの1つである．この構造学習は一般にNP困難な問題であり，近似解を得るにも計算時間が膨大になる．本研究では，ベイジアンネットワークの構造学習のためのFPGAアクセラレータを提案する．提案手法ではデータフロー型のアーキテクチャを採用し，動的計画法における依存関係のない処理を並列に実行する．演算回路を各処理段で繰り返し利用することで，FPGAの並列処理性能を活かしながら，限られた論理資源を効率的に使用する．提案手法をXilinx Alveo U200向けに高位合成によって実装した結果，ソフトウェアのシングルコア実行に比べて最大12.6倍，マルチコア場合に比べて最大2.98倍の高速化を達成した．システム全体の消費電力は，シングルコア実行よりも11%，マルチコア実行の41%よりも小さくできた．さらに，ノード数37の実用的なネットワークの構造学習においては，提案手法をLocal-to-Globalアルゴリズムに適用することで，ソフトウェア実行に比べて8.6倍の高速化を達成できた． |
| 抄録(英) | A Bayesian network is one of the graphical models that represent the causality or correlation of multiple observed phenomena. The structure learning of this network is generally NP difficult, and the computational time to obtain an approximate solution becomes huge. This paper proposes an FPGA accelerator for structure learning of Bayesian networks. The proposed method employs a dataflow type architecture and executes processes without dependency in dynamic programming in parallel. By iteratively using processing elements at each processing stage, we can efficiently use limited resources while taking advantage of the parallel performance of FPGAs. We implemented the proposed method for Xilinx Alveo U200 using high-level synthesis. Evaluation results showed that we achieved up to 12.6 times faster than single-core execution of software and up to 2.98 times faster than on multi-core execution. The power consumption of the entire system was 11 % less than single-core execution and 41 % less than multi-core execution. Furthermore, in the structure learning of a practical network with 37 nodes, we applied the proposed method to the Local-to-Global algorithm and achieves 8.6 times faster than the software execution. |
| キーワード(和) | FPGA / ベイジアンネットワーク / 構造学習 / 協調設計 |
| キーワード(英) | FPGA / bayesian network / structure learning / codesign |
| 資料番号 | RECONF2020-7 |
| 発行日 | 2020-05-21 (RECONF) |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2020/5/28(から2日開催) |
| 開催地（和） | Web会議室 |
| 開催地（英） | Meeting room on Web |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable system, etc. |
| 委員長氏名（和） | 柴田 裕一郎(長崎大) |
| 委員長氏名（英） | Yuichiro Shibata(Nagasaki Univ.) |
| 副委員長氏名（和） | 佐野 健太郎(理研) / 山口 佳樹(筑波大) |
| 副委員長氏名（英） | Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) |
| 幹事氏名（和） | 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) |
| 幹事氏名（英） | Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) |
| 幹事補佐氏名（和） | 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems |
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| 本文の言語 | JPN |
| タイトル（和） | ベイジアンネットワーク構造学習の演算回路の繰り返し利用によるFPGAアクセラレータ |
| サブタイトル（和） | |
| タイトル（英） | |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | ベイジアンネットワーク / bayesian network |
| キーワード(3)（和/英） | 構造学習 / structure learning |
| キーワード(4)（和/英） | 協調設計 / codesign |
| 第 1 著者 氏名（和/英） | 新田 泰大 / Yasuhiro Nitta |
| 第 1 著者 所属（和/英） | 京都大学(略称：京大) Kyoto University(略称：Kyoto Univ.) |
| 第 2 著者 氏名（和/英） | 高瀬 英希 / Hideki Takase |
| 第 2 著者 所属（和/英） | 京都大学/JSTさきがけ(略称：京大/JST) Kyoto University/JST PRESTO(略称：Kyoto Univ./JST) |
| 発表年月日 | 2020-05-28 |
| 資料番号 | RECONF2020-7 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | RECONF-36 |
| ページ範囲 | pp.37-42(RECONF), |
| ページ数 | 6 |
| 発行日 | 2020-05-21 (RECONF) |