| 講演名 | 2020-03-04 製造後遅延調整における遅延調整素子のゲートサイジング手法 室井 孝太(会津大), 小平 行秀(会津大), |
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| 抄録(和) | LSI設計では，回路の増大，設計プロセスの微細化， 性能の高速化により，製造時の配線とゲートに対する遅延のばらつきによるタイミング違反が，チップの歩留まり低下の要因となっている．そこで近年，製造前にProgrammable Delay Element (PDE)と呼ばれる遅延調整素子をクロック木に挿入し，製造後にタイミング違反を解消するようにPDEの遅延を調整し，チップの歩留まりを改善する製造後遅延調整手法が検討されている．既存の製造後遅延調整手法の設計フローでは，PDEのファンアウトを考慮しておらず，挿入する全てのPDEの最終段のゲートの駆動力が最大であるため，面積と消費電力が大きい．そこで本稿では，ファンアウトを考慮したPDEのゲートサイジング手法を提案する．ファンアウト数により初期のPDEのゲートサイズを決定し，遅延解析情報を用いてゲートサイズを調整するフローを導入することで，適切な駆動力のゲートが選択される．計算機実験により，面積と消費電力の削減と歩留まりの改善を確認する． |
| 抄録(英) | Due to progressing process technology, yield of chips is reduced by timing violation caused by delay variation of gates and wires in fabrication. Recently, post-silicon delay tuning, which inserts programmable delay elements (PDEs) into clock tree before the fabrication and sets the delays of the PDEs to recover the timing violation after the fabrication, is promising to improve the yield. In an existing design flow, since fanout of PDE is not taken into consideration, the cell with the highest drive ability and the highest power consumption is assigned into the gate in the last level of each PDE. Therefore, the area of the circuit obtained by the existing method is large, and the power consumption is high. In this paper, we propose a gate sizing method of PDEs considering fanout. The proposed method determines an initial gate size for each gate according to its fanout and adapts the modification of gate size based on delay analysis. The proposed method assigns the cell with appropriate drive ability into each gate. Experiments show reduction of circuit area and power consumption, and improvement of yield. |
| キーワード(和) | 製造後遅延調整 / 歩留まり改善 / 電力削減 / Programmable Delay Element （PDE） / ゲートサイジング |
| キーワード(英) | Post-silicon delay tuning / yield improvement / power reduction / Programmable Delay Element （PDE） / gate sizing |
| 資料番号 | VLD2019-103,HWS2019-76 |
| 発行日 | 2020-02-26 (VLD, HWS) |
| 研究会情報 | |
| 研究会 | HWS / VLD |
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| 開催期間 | 2020/3/4(から4日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Ken Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 委員長氏名（和） | 川村 信一(東芝) / 戸川 望(早大) |
| 委員長氏名（英） | Shinichi Kawamura(Toshiba) / Nozomu Togawa(Waseda Univ.) |
| 副委員長氏名（和） | 池田 誠(東大) / 島崎 靖久(ルネサスエレクトロニクス) / 福田 大輔(富士通研) |
| 副委員長氏名（英） | Makoto Ikeda(Univ. of Tokyo) / Yasuhisa Shimazaki(Renesas Electronics) / Daisuke Fukuda(Fujitsu Labs.) |
| 幹事氏名（和） | 国井 裕樹(セコム) / 小野 貴継(九大) / 小平 行秀(会津大) / 桜井 祐市(日立) |
| 幹事氏名（英） | Hiroki Kunii(SECOM) / Takatsugu Ono(Kyushu Univ.) / Yukihide Kohira(Univ. of Aizu) / Yuichi Sakurai(Hitachi) |
| 幹事補佐氏名（和） | / 池田 一樹(日立) |
| 幹事補佐氏名（英） | / Kazuki Ikeda(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 製造後遅延調整における遅延調整素子のゲートサイジング手法 |
| サブタイトル（和） | |
| タイトル（英） | Gate Sizing for Programmable Delay Elements on Post-Silicon Delay Tuning |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 製造後遅延調整 / Post-silicon delay tuning |
| キーワード(2)（和/英） | 歩留まり改善 / yield improvement |
| キーワード(3)（和/英） | 電力削減 / power reduction |
| キーワード(4)（和/英） | Programmable Delay Element （PDE） / Programmable Delay Element （PDE） |
| キーワード(5)（和/英） | ゲートサイジング / gate sizing |
| 第 1 著者 氏名（和/英） | 室井 孝太 / Kota Muroi |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：UoA) |
| 第 2 著者 氏名（和/英） | 小平 行秀 / Yukihide Kohira |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：UoA) |
| 発表年月日 | 2020-03-04 |
| 資料番号 | VLD2019-103,HWS2019-76 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | VLD-443,HWS-444 |
| ページ範囲 | pp.53-58(VLD), pp.53-58(HWS), |
| ページ数 | 6 |
| 発行日 | 2020-02-26 (VLD, HWS) |