| 講演名 | 2020-03-05 遅延故障に起因する回路寿命分布の確率的高速推定手法 富山 葉月(名大), 増田 豊(名大), 石原 亨(名大), |
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| 抄録(和) | 集積回路設計では，面積，電力，性能等の制約下において，遅延故障を起こさずに，正常な動作を保つことが求められる．遅延故障発生時刻を検証する手法として論理シミュレーションが挙げられるが，集積回路の大規模化に伴い，低速性が大きな課題となっている．本研究では，遅延故障に起因する回路寿命分布を確率的に推定するシミュレータを検討する．クリティカルパスの活性化などの重要な動作イベント組を確率的に発行することで，故障発生頻度などの統計的性質を維持しつつイベント発行回数を削減する．これにより，回路寿命推定の高精度化と計算時間削減を両立する狙いがある．本稿ではまず，確率的シミュレータのプロトタイプを実装し，寿命推定時間と推定精度を論理シミュレータと定量的に比較する．次に，ポアソン過程を用いて，回路寿命分布の推定をさらに高速化する． |
| 抄録(英) | In VLSI design, a designer needs the integrated circuit to keep correct operation under area, power, and performance constraints. For satisfying such constraints, a conventional logic simulator has been used. On theother hand, due to recent continuous process minitualization, the logic simulator suffers from its slow computationsince the circuit tends to have larger scale and becomes complex. This paper proposes a stochastic simulator thatestimates the circuit lifetime which is denoted as the time when timing error occurs. Our proposed simulator focuseson the important events, such as the activation of critical paths, and evaluates these events in a stochasitic way. Thanks to the aggregation of events and these stochastic treatment, the number of event occurrent can be dramaticallyreduced, which directly saves the computational time for lifetime estimation. This paper first implementsprototype of stochasitc simulator and compares the computational time and accuracy of lifetime estimation betweenthe prototype and logic simulator. Then, this work speeds up the prototype by further reducing the number ofevents with Poisson process. |
| キーワード(和) | 回路寿命 / 論理シミュレータ / 確率的シミュレータ |
| キーワード(英) | circuit lifetime / logic simulator / stochastic simulator |
| 資料番号 | VLD2019-113,HWS2019-86 |
| 発行日 | 2020-02-26 (VLD, HWS) |
| 研究会情報 | |
| 研究会 | HWS / VLD |
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| 開催期間 | 2020/3/4(から4日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Ken Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 委員長氏名（和） | 川村 信一(東芝) / 戸川 望(早大) |
| 委員長氏名（英） | Shinichi Kawamura(Toshiba) / Nozomu Togawa(Waseda Univ.) |
| 副委員長氏名（和） | 池田 誠(東大) / 島崎 靖久(ルネサスエレクトロニクス) / 福田 大輔(富士通研) |
| 副委員長氏名（英） | Makoto Ikeda(Univ. of Tokyo) / Yasuhisa Shimazaki(Renesas Electronics) / Daisuke Fukuda(Fujitsu Labs.) |
| 幹事氏名（和） | 国井 裕樹(セコム) / 小野 貴継(九大) / 小平 行秀(会津大) / 桜井 祐市(日立) |
| 幹事氏名（英） | Hiroki Kunii(SECOM) / Takatsugu Ono(Kyushu Univ.) / Yukihide Kohira(Univ. of Aizu) / Yuichi Sakurai(Hitachi) |
| 幹事補佐氏名（和） | / 池田 一樹(日立) |
| 幹事補佐氏名（英） | / Kazuki Ikeda(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 遅延故障に起因する回路寿命分布の確率的高速推定手法 |
| サブタイトル（和） | |
| タイトル（英） | stochasitc fast estimation of timing error induced circuit lifetime distribution |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 回路寿命 / circuit lifetime |
| キーワード(2)（和/英） | 論理シミュレータ / logic simulator |
| キーワード(3)（和/英） | 確率的シミュレータ / stochastic simulator |
| 第 1 著者 氏名（和/英） | 富山 葉月 / Hazuki Tomiyama |
| 第 1 著者 所属（和/英） | 名古屋大学(略称：名大) Nagoya University(略称：Nagoya Univ.) |
| 第 2 著者 氏名（和/英） | 増田 豊 / Yutaka Masuda |
| 第 2 著者 所属（和/英） | 名古屋大学(略称：名大) Nagoya University(略称：Nagoya Univ.) |
| 第 3 著者 氏名（和/英） | 石原 亨 / Tohru Ishihara |
| 第 3 著者 所属（和/英） | 名古屋大学(略称：名大) Nagoya University(略称：Nagoya Univ.) |
| 発表年月日 | 2020-03-05 |
| 資料番号 | VLD2019-113,HWS2019-86 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | VLD-443,HWS-444 |
| ページ範囲 | pp.113-118(VLD), pp.113-118(HWS), |
| ページ数 | 6 |
| 発行日 | 2020-02-26 (VLD, HWS) |