| 講演名 | 2020-01-17 [Poster Presentation] Methodology for Automating Data Feedback Circuit Synthesis for a 4- bit Counter in Adiabatic Quantum-Flux-Parametron Logic 齋藤 蕗生(横浜国大), クリストファー ローレンス アヤラ(横浜国大), オリビア チェン(横浜国大), 田中 智之(横浜国大), 田村 智大(横浜国大), 吉川 信行(横浜国大), |
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| 抄録(和) | |
| 抄録(英) | Adiabatic quantum-flux-parametron (AQFP) logic is one kind of superconducting logic family spotlighted as a technological foundation for developing extremely low-energy computers. Although AQFP circuits have the advantage of energy consumption, it was not possible to directly apply CMOS EDA tools for generating AQFP circuits due to fundamental circuit structure differences. We have been developing a top-down tool for AQFP circuits to solve this problem. A recent study demonstrated that the developed top-down tool can generate combinational logic circuits automatically. As a next step, we plan to include data feedback loops into the top-down methodology. We show a systematic approach to synchronize the clocks of gates while considering the structural differences of CMOS and AQFP. Each AQFP gate is driven by a quad-phase clock, and signal transmission occurs between gates at every clock phase. The clock phase for each gate is determined by its depth relative to the entire circuit. It is found that the re-timing of a 4-bit counter is possible by finding a maximum delay path and equalizing all paths to the critical delay. A control signal `enable' behaves like the external system clock in CMOS and its activation interval depends on the critical delay. |
| キーワード(和) | 論理合成 / 順序回路 / Topdown / QFPL |
| キーワード(英) | Logic synthesis / sequential circuit / Topdown / QFPL |
| 資料番号 | SCE2019-58 |
| 発行日 | 2020-01-09 (SCE) |
| 研究会情報 | |
| 研究会 | SCE |
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| 開催期間 | 2020/1/16(から2日開催) |
| 開催地（和） | 横浜市開港記念会館 |
| 開催地（英） | |
| テーマ（和） | 超伝導エレクトロニクス一般 |
| テーマ（英） | |
| 委員長氏名（和） | 神代 暁(産総研) |
| 委員長氏名（英） | Satoshi Kohjiro(AIST) |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | 竹内 尚輝(横浜国大) / 三木 茂人(NICT) |
| 幹事氏名（英） | Naoki Takeuchi(Yokohama National Univ.) / Shigehito Miki(NICT) |
| 幹事補佐氏名（和） | 赤池 宏之(大同大) |
| 幹事補佐氏名（英） | Hiroyuki Akaike(Daido Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Superconductive Electronics |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | [Poster Presentation] Methodology for Automating Data Feedback Circuit Synthesis for a 4- bit Counter in Adiabatic Quantum-Flux-Parametron Logic |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理合成 / Logic synthesis |
| キーワード(2)（和/英） | 順序回路 / sequential circuit |
| キーワード(3)（和/英） | Topdown / Topdown |
| キーワード(4)（和/英） | QFPL / QFPL |
| 第 1 著者 氏名（和/英） | 齋藤 蕗生 / Ro Saito |
| 第 1 著者 所属（和/英） | 横浜国立大学理工学府(略称：横浜国大) Electrical and Computer Engineering, Yokohama National University(略称：YNU) |
| 第 2 著者 氏名（和/英） | クリストファー ローレンス アヤラ / Christopher L. Ayala |
| 第 2 著者 所属（和/英） | 横浜国立大学 先端科学高等研究院(略称：横浜国大) Institute of Advanced Sciences, Yokohama National University(略称：YNU IAS) |
| 第 3 著者 氏名（和/英） | オリビア チェン / Olivia Chen |
| 第 3 著者 所属（和/英） | 横浜国立大学 先端科学高等研究院(略称：横浜国大) Institute of Advanced Sciences, Yokohama National University(略称：YNU IAS) |
| 第 4 著者 氏名（和/英） | 田中 智之 / Tomoyuki Tanaka |
| 第 4 著者 所属（和/英） | 横浜国立大学理工学府(略称：横浜国大) Electrical and Computer Engineering, Yokohama National University(略称：YNU) |
| 第 5 著者 氏名（和/英） | 田村 智大 / Tomohiro Tamura |
| 第 5 著者 所属（和/英） | 横浜国立大学理工学府(略称：横浜国大) Electrical and Computer Engineering, Yokohama National University(略称：YNU) |
| 第 6 著者 氏名（和/英） | 吉川 信行 / Nobuyuki Yoshikawa |
| 第 6 著者 所属（和/英） | 横浜国立大学理工学府(略称：横浜国大) Electrical and Computer Engineering, Yokohama National University(略称：YNU) |
| 発表年月日 | 2020-01-17 |
| 資料番号 | SCE2019-58 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | SCE-369 |
| ページ範囲 | pp.117-119(SCE), |
| ページ数 | 3 |
| 発行日 | 2020-01-09 (SCE) |