| 講演名 | 2020-01-24 Partial synthesis method based on Column-wise verification for integer multipliers 谷 健(東大), アミル マスード ガレバギ(東大), 藤田 昌宏(東大), |
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| 抄録(和) | |
| 抄録(英) | Partial logic synthesis is a method that most parts of the target circuits are fixed and the missing portions can be logic synthesized from the large numbers of selections. By modeling the missing portions with Look Up Table (LUT), the synthesis and verification problem can be formulated as Quantified Boolean Formulae (QBF). Partial synthesis works well for non-arithmetic circuits, but for integer multipliers it works only if the target circuit and the specification model to be compared are structurally very close. If the target circuit and the specification model to be compared are not close, such as the cases where implementations are gate level and the specification is just arithmetic multiplication symbol, partial logic synthesis can only work up for 12 bits integer multipliers. The reason is that the method must spend most of the time on the equivalence checking of the two circuits and it is very time consuming if the structures are not similar. Now there are interests in synthesis and verification of large size multipliers such as in cryptography. In this paper, we tried to give an improved and proposed method based on the traditional partial synthesis to speed up the process of large integer multipliers. We applied an approach named Column Wise method to do the last step of equivalence checking. The result showed that we can apply our method to 64 bits integer multipliers within 43 seconds. |
| キーワード(和) | |
| キーワード(英) | Partial synthesisColumn-wiseInteger multipliersGr?bner basis |
| 資料番号 | VLD2019-89,CPSY2019-87,RECONF2019-79 |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | IPSJ-SLDM / RECONF / VLD / CPSY / IPSJ-ARC |
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| 開催期間 | 2020/1/22(から3日開催) |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 委員長氏名（和） | 田宮 豊(富士通研) / 柴田 裕一郎(長崎大) / 戸川 望(早大) / 入江 英嗣(東大) / 井上 弘士(九大) |
| 委員長氏名（英） | Yutaka Tamiya(Fujitsu Lab.) / Yuichiro Shibata(Nagasaki Univ.) / Nozomu Togawa(Waseda Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Hiroshi Inoue(Kyushu Univ.) |
| 副委員長氏名（和） | / 佐野 健太郎(理研) / 山口 佳樹(筑波大) / 福田 大輔(富士通研) / 鯉渕 道紘(NII) / 中島 耕太(富士通研) |
| 副委員長氏名（英） | / Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) |
| 幹事氏名（和） | 土谷 亮(滋賀県大) / 岩崎 裕江(NTT) / 佐々木 通(三菱電機) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 小平 行秀(会津大) / 桜井 祐市(日立) / 津邑 公暁(名工大) / 高前田 伸也(北大) / 近藤 正章(東大) / 塩谷 亮太(名大) / 田中 美帆(富士通研) / 長谷川 揚平(東芝メモリ) |
| 幹事氏名（英） | Akira Tsuchiya(Univ. Shiga Prefecture) / Hiroe Iwasaki(NTT) / Toru Sasaki(Mitsubishi Electric) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Yukihide Kohira(Univ. of Aizu) / Yuichi Sakurai(Hitachi) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Shinya Takameda(Hokkaido Univ.) / Masaaki Kondo(Univ. of Tokyo) / Ryota Shioya(Nagoya Univ.) / Miho Tanaka(Fujitsu Labs.) / Yohei Hasegawa(Toshiba Memory) |
| 幹事補佐氏名（和） | / 小林 悠記(NEC) / 中原 啓貴(東工大) / 池田 一樹(日立) / 有間 英志(東大) / 小川 周吾(日立) |
| 幹事補佐氏名（英） | / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Kazuki Ikeda(Hitachi) / Eiji Arima(Univ. of Tokyo) / Shugo Ogawa(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Special Interest Group on System and LSI Design Methodology / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies / Technical Committee on Computer Systems / Special Interest Group on System Architecture |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Partial synthesis method based on Column-wise verification for integer multipliers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Partial synthesisColumn-wiseInteger multipliersGr?bner basis |
| 第 1 著者 氏名（和/英） | 谷 健 / Jian Gu |
| 第 1 著者 所属（和/英） | 東京大学(略称：東大) the University of Tokyo(略称：UTokyo) |
| 第 2 著者 氏名（和/英） | アミル マスード ガレバギ / Amir Masoud Gharehbaghi |
| 第 2 著者 所属（和/英） | 東京大学(略称：東大) the University of Tokyo(略称：UTokyo) |
| 第 3 著者 氏名（和/英） | 藤田 昌宏 / Masahiro Fujita |
| 第 3 著者 所属（和/英） | 東京大学(略称：東大) the University of Tokyo(略称：UTokyo) |
| 発表年月日 | 2020-01-24 |
| 資料番号 | VLD2019-89,CPSY2019-87,RECONF2019-79 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | VLD-371,CPSY-372,RECONF-373 |
| ページ範囲 | pp.211-216(VLD), pp.211-216(CPSY), pp.211-216(RECONF), |
| ページ数 | 6 |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) |