| 講演名 | 2019-11-14 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成 千葉 智貴(東北大), 夏井 雅典(東北大), 羽生 貴弘(東北大), |
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| 抄録(和) | 本稿では，二値化ニューラルネットワークハードウェアへの適用に向けた，次世代不揮発記憶素子を活用した積和演算および活性化関数処理のための回路構成法について述べる．不揮発記憶素子を演算部に混載集積することで畳込み演算におけるメモリアクセスのコストを削減するとともに，電流モード線形加算を用いて乗算結果の累算と活性化関数処理を一括で行う新回路方式を採用することにより，省エネルギーかつコンパクトなニューラルネットワークハードウェアが実装可能であることを示す． |
| 抄録(英) | In this paper, we propose a design of a computational unit for multiply-accumulate (MAC) operations and activation functions utilizing a next-generation nonvolatile memory device for binarized neural network hardware. The proposed circuit reduces the memory access cost by embedding nonvolatile memory devices into logic cells. In addition, the proposed circuit performs the accumulation and activation functions at once by a new circuit configuration based on current-mode linear summation. Through an experimental evaluation of the proposed circuit, we show the impact of the proposed design scheme on compact and energy-efficient neural network hardware. |
| キーワード(和) | 二値化ニューラルネットワーク / 不揮発記憶素子 / XNOR / ビットカウント / ばらつき補正 |
| キーワード(英) | binarized neural networks / nonvolatile memory / XNOR / bitcounting / variation compensation |
| 資料番号 | ICD2019-32,IE2019-38 |
| 発行日 | 2019-11-07 (ICD, IE) |
| 研究会情報 | |
| 研究会 | VLD / DC / CPSY / RECONF / ICD / IE / IPSJ-SLDM / IPSJ-EMB / IPSJ-ARC |
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| 開催期間 | 2019/11/13(から3日開催) |
| 開催地（和） | 愛媛県男女共同参画センター |
| 開催地（英） | Ehime Prefecture Gender Equality Center |
| テーマ（和） | デザインガイア2019 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2019 -New Field of VLSI Design- |
| 委員長氏名（和） | 戸川 望(早大) / 福本 聡(首都大東京) / 入江 英嗣(東大) / 柴田 裕一郎(長崎大) / 永田 真(神戸大) / 木全 英明(NTT) / 田宮 豊(富士通研) / / 井上 弘士(九大) |
| 委員長氏名（英） | Nozomu Togawa(Waseda Univ.) / Satoshi Fukumoto(Tokyo Metropolitan Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Yuichiro Shibata(Nagasaki Univ.) / Makoto Nagata(Kobe Univ.) / Hideaki Kimata(NTT) / Yutaka Tamiya(Fujitsu Lab.) / / Hiroshi Inoue(Kyushu Univ.) |
| 副委員長氏名（和） | 福田 大輔(富士通研) / 高橋 寛(愛媛大) / 鯉渕 道紘(NII) / 中島 耕太(富士通研) / 佐野 健太郎(理研) / 山口 佳樹(筑波大) / 高橋 真史(東芝メモリ) / 児玉 和也(NII) / 高橋 桂太(名大) |
| 副委員長氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Hiroshi Takahashi(Ehime Univ.) / Michihiro Koibuchi(NII) / Kota Nakajima(Fujitsu Lab.) / Kentaro Sano(RIKEN) / Yoshiki Yamaguchi(Tsukuba Univ.) / Masafumi Takahashi(Toshiba-memory) / Kazuya Kodama(NII) / Keita Takahashi(Nagoya Univ.) |
| 幹事氏名（和） | 小平 行秀(会津大) / 桜井 祐市(日立) / 新井 雅之(日大) / 難波 一輝(千葉大) / 津邑 公暁(名工大) / 高前田 伸也(北大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 夏井 雅典(東北大) / 柘植 政利(ソシオネクスト) / 早瀬 和也(NTT) / 松尾 康孝(NHK) / 土谷 亮(滋賀県大) / 岩崎 裕江(NTT) / 佐々木 通(三菱電機) / / 近藤 正章(東大) / 塩谷 亮太(名大) / 田中 美帆(富士通研) / 長谷川 揚平(東芝メモリ) |
| 幹事氏名（英） | Yukihide Kohira(Univ. of Aizu) / Yuichi Sakurai(Hitachi) / Masayuki Arai(Nihon Univ.) / Kazuteru Namba(Chiba Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Shinya Takameda(Hokkaido Univ.) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Masanori Natsui(Tohoku Univ.) / Masatoshi Tsuge(Socionext) / Kazuya Hayase(NTT) / Yasutaka Matsuo(NHK) / Akira Tsuchiya(Univ. Shiga Prefecture) / Hiroe Iwasaki(NTT) / Toru Sasaki(Mitsubishi Electric) / / Masaaki Kondo(Univ. of Tokyo) / Ryota Shioya(Nagoya Univ.) / Miho Tanaka(Fujitsu Labs.) / Yohei Hasegawa(Toshiba Memory) |
| 幹事補佐氏名（和） | 池田 一樹(日立) / / 有間 英志(東大) / 小川 周吾(日立) / 小林 悠記(NEC) / 中原 啓貴(東工大) / 廣瀬 哲也(阪大) / 新居 浩二(フローディア) / 久保木 猛(九大) / 海野 恭平(KDDI総合研究所) / 福嶋 慶繁(名工大) |
| 幹事補佐氏名（英） | Kazuki Ikeda(Hitachi) / / Eiji Arima(Univ. of Tokyo) / Shugo Ogawa(Hitachi) / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Tetsuya Hirose(Osaka Univ.) / Koji Nii(Floadia) / Takeshi Kuboki(Kyushu Univ.) / Kyohei Unno(KDDI Research) / Norishige Fukushima(Nagoya Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Technical Committee on Image Engineering / Special Interest Group on System and LSI Design Methodology / Special Interest Group on Embedded Systems / Special Interest Group on System Architecture |
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| 本文の言語 | JPN |
| タイトル（和） | 省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成 |
| サブタイトル（和） | |
| タイトル（英） | Design of an MTJ-Based Multiply-Accumulate Operation Circuit for an Energy-Efficient Binarized Neural Networks |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 二値化ニューラルネットワーク / binarized neural networks |
| キーワード(2)（和/英） | 不揮発記憶素子 / nonvolatile memory |
| キーワード(3)（和/英） | XNOR / XNOR |
| キーワード(4)（和/英） | ビットカウント / bitcounting |
| キーワード(5)（和/英） | ばらつき補正 / variation compensation |
| 第 1 著者 氏名（和/英） | 千葉 智貴 / Tomoki Chiba |
| 第 1 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 2 著者 氏名（和/英） | 夏井 雅典 / Masanori Natsui |
| 第 2 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 3 著者 氏名（和/英） | 羽生 貴弘 / Takahiro Hanyu |
| 第 3 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 発表年月日 | 2019-11-14 |
| 資料番号 | ICD2019-32,IE2019-38 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | ICD-284,IE-285 |
| ページ範囲 | pp.19-24(ICD), pp.19-24(IE), |
| ページ数 | 6 |
| 発行日 | 2019-11-07 (ICD, IE) |