| 講演名 | 2019-10-24 Low temperature formation of PdErSi/Si(100) for Schottky barrier source and drain MOSFET applications Rengie Mark D. Mailig(東工大), Yuichiro Aruga(東工大), Min Gee Kim(東工大), Shun-ichiro Ohmi(東工大), |
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| 抄録(和) | In this report, the effects of the TiN encapsulating layer on the low temperature formation of the PdErSi/Si(100) with dopant segregation (DS) process was investigated. To control the profile of the dopants before the DS process, the thickness of the TiN encapsulating layer was varied from 0 to 30 nm. This is to increase the number of segregated dopants along the interface after the DS process. Low SBH for hole of 0.20 eV with ideality factor of 1.08 for samples 25 nm TiN on 20 nm PdEr was realized. It was also found that the interface qualities of the PdErSi/Si(100) were improved by utilizing the TiN encapsulating layer as shown by the reduction of the density of interface states to 10-11 eV-1cm-2. |
| 抄録(英) | In this report, the effects of the TiN encapsulating layer on the low temperature formation of the PdErSi/Si(100) with dopant segregation (DS) process was investigated. To control the profile of the dopants before the DS process, the thickness of the TiN encapsulating layer was varied from 0 to 30 nm. This is to increase the number of segregated dopants along the interface after the DS process. Low SBH for hole of 0.20 eV with ideality factor of 1.08 for samples 25 nm TiN on 20 nm PdEr was realized. It was also found that the interface qualities of the PdErSi/Si(100) were improved by utilizing the TiN encapsulating layer as shown by the reduction of the density of interface states to 10-11 eV-1cm-2. |
| キーワード(和) | PdEr-Silicide / Dopant Segregation Process / Schottky Barrier Height / TiN Encapsulating Layer |
| キーワード(英) | PdEr-Silicide / Dopant Segregation Process / Schottky Barrier Height / TiN Encapsulating Layer |
| 資料番号 | SDM2019-61 |
| 発行日 | 2019-10-16 (SDM) |
| 研究会情報 | |
| 研究会 | SDM |
|---|---|
| 開催期間 | 2019/10/23(から2日開催) |
| 開催地（和） | 東北大学未来情報産業研究館５Ｆ |
| 開催地（英） | Niche, Tohoku Univ. |
| テーマ（和） | プロセス科学と新プロセス技術 |
| テーマ（英） | Process Science and New Process Technology |
| 委員長氏名（和） | 品田 高宏(東北大) |
| 委員長氏名（英） | Takahiro Shinada(Tohoku Univ.) |
| 副委員長氏名（和） | 平野 博茂(パナソニック・タワージャズ) |
| 副委員長氏名（英） | Hiroshige Hirano(TowerJazz Panasonic) |
| 幹事氏名（和） | 池田 浩也(静岡大) / 諸岡 哲(東芝メモリー) |
| 幹事氏名（英） | Hiroya Ikeda(Shizuoka Univ.) / Tetsu Morooka(TOSHIBA MEMORY) |
| 幹事補佐氏名（和） | 森 貴洋(産総研) / 小林 伸彰(日大) |
| 幹事補佐氏名（英） | Takahiro Mori(AIST) / Nobuaki Kobayashi(Nihon Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Silicon Device and Materials |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Low temperature formation of PdErSi/Si(100) for Schottky barrier source and drain MOSFET applications |
| サブタイトル（和） | |
| キーワード(1)（和/英） | PdEr-Silicide / PdEr-Silicide |
| キーワード(2)（和/英） | Dopant Segregation Process / Dopant Segregation Process |
| キーワード(3)（和/英） | Schottky Barrier Height / Schottky Barrier Height |
| キーワード(4)（和/英） | TiN Encapsulating Layer / TiN Encapsulating Layer |
| 第 1 著者 氏名（和/英） | Rengie Mark D. Mailig / Rengie Mark D. Mailig |
| 第 1 著者 所属（和/英） | Tokyo Institute of Technology(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | Yuichiro Aruga / Yuichiro Aruga |
| 第 2 著者 所属（和/英） | Tokyo Institute of Technology(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 3 著者 氏名（和/英） | Min Gee Kim / Min Gee Kim |
| 第 3 著者 所属（和/英） | Tokyo Institute of Technology(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 4 著者 氏名（和/英） | Shun-ichiro Ohmi / Shun-ichiro Ohmi |
| 第 4 著者 所属（和/英） | Tokyo Institute of Technology(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 発表年月日 | 2019-10-24 |
| 資料番号 | SDM2019-61 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | SDM-239 |
| ページ範囲 | pp.39-43(SDM), |
| ページ数 | 5 |
| 発行日 | 2019-10-16 (SDM) |