| 講演名 | 2019-08-09 急峻なSSを持つ“PN Body-Tied SOI-FET”におけるBOX中の正電荷と基板バイアスの影響 矢吹 亘(金沢工大), 井田 次郎(金沢工大), 森 貴之(金沢工大), 石橋 孝一郎(電通大), 新井 康夫(高エネルギー加速器研究機構), |
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| 抄録(和) | 本研究では、我々が提案している急峻なsubthreshold slope (SS)を持つ“PN Body-Tied SOI-FET”におけるBox中の固定電荷(Qox)と基板バイアス(Vsub)の影響について報告する。Qoxは新たに設計したテストデバイスの高周波C-V特性から評価を行った。特に、P-channel PNBT では、Qoxの影響を取り除き、急峻なSSを実現するための基板バイアスの必要性を実測およびシミュレーションにより体系的に確認した。また、静的時にみられるVsub やQox による電位ポテンシャルの僅かな変動が、PNBT構造による正のフィードバック後の電位ポテンシャルに大きな違いをもたらすことを確認した。最後に、基板バイアスを必要としないCMOSを実現するためのPNBT構造の改善について提案する。 |
| 抄録(英) | In this study, We report the effect of the substrate bias (Vsub) and the positive charge (Qox) in the buried oxide (BOX) on super steep subthreshold slope (SS) “PN Body-Tied (PNBT) SOI-FET” proposed in our laboratory. The Qox in the BOX was evaluated with the specific test device. Removing the effect of the Qox and realizing the super steep SS, the necessity of Vsub, especially on P-channel, was systematically confirmed with measurements and simulations. It was founded out that the positive feedback by PNBT contributes to making the barrier height for reducing the leakage current and realizing the super steep SS, although the difference of the static barrier height is small only with Vsub and the Qox. We also propose modification on PNBT structure for realizing CMOS without Vsub bias. |
| キーワード(和) | SOI-FET / Steep Subthreshold Slope / Oxide Charge |
| キーワード(英) | SOI-FET / Steep Subthreshold Slope / Oxide Charge |
| 資料番号 | SDM2019-51,ICD2019-16 |
| 発行日 | 2019-07-31 (SDM, ICD) |
| 研究会情報 | |
| 研究会 | SDM / ICD / ITE-IST |
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| 開催期間 | 2019/8/7(から3日開催) |
| 開催地（和） | 北海道大学 情報科学院 3F A31 |
| 開催地（英） | Hokkaido Univ., Graduate School /Faculty of Information Science and |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用 |
| テーマ（英） | Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications |
| 委員長氏名（和） | 品田 高宏(東北大) / 永田 真(神戸大) / 秋田 純一(金沢大)) |
| 委員長氏名（英） | Takahiro Shinada(Tohoku Univ.) / Makoto Nagata(Kobe Univ.) / 秋田 純一(金沢大)) |
| 副委員長氏名（和） | 平野 博茂(パナソニック・タワージャズ) / 高橋 真史(東芝メモリ) / 廣瀬 裕(パナソニック) |
| 副委員長氏名（英） | Hiroshige Hirano(TowerJazz Panasonic) / Masafumi Takahashi(Toshiba-memory) / 廣瀬 裕(パナソニック) |
| 幹事氏名（和） | 池田 浩也(静岡大) / 諸岡 哲(東芝メモリー) / 夏井 雅典(東北大) / 柘植 政利(ソシオネクスト) / 池辺 将之(北大) |
| 幹事氏名（英） | Hiroya Ikeda(Shizuoka Univ.) / Tetsu Morooka(TOSHIBA MEMORY) / Masanori Natsui(Tohoku Univ.) / Masatoshi Tsuge(Socionext) / 池辺 将之(北大) |
| 幹事補佐氏名（和） | 森 貴洋(産総研) / 小林 伸彰(日大) / 廣瀬 哲也(阪大) / 新居 浩二(フローディア) / 久保木 猛(九大) |
| 幹事補佐氏名（英） | Takahiro Mori(AIST) / Nobuaki Kobayashi(Nihon Univ.) / Tetsuya Hirose(Osaka Univ.) / Koji Nii(Floadia) / Takeshi Kuboki(Kyushu Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Silicon Device and Materials / Technical Committee on Integrated Circuits and Devices / Technical Group on Information Sensing Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 急峻なSSを持つ“PN Body-Tied SOI-FET”におけるBOX中の正電荷と基板バイアスの影響 |
| サブタイトル（和） | |
| タイトル（英） | Effect of Vsub and Positive Charge in Buried Oxide on Super Steep SS “PN Body-Tied SOI-FET” |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SOI-FET / SOI-FET |
| キーワード(2)（和/英） | Steep Subthreshold Slope / Steep Subthreshold Slope |
| キーワード(3)（和/英） | Oxide Charge / Oxide Charge |
| 第 1 著者 氏名（和/英） | 矢吹 亘 / Wataru Yabuki |
| 第 1 著者 所属（和/英） | 金沢工業大学(略称：金沢工大) Kanazawa Institute of Technology(略称：KIT) |
| 第 2 著者 氏名（和/英） | 井田 次郎 / Jiro Ida |
| 第 2 著者 所属（和/英） | 金沢工業大学(略称：金沢工大) Kanazawa Institute of Technology(略称：KIT) |
| 第 3 著者 氏名（和/英） | 森 貴之 / Takayuki Mori |
| 第 3 著者 所属（和/英） | 金沢工業大学(略称：金沢工大) Kanazawa Institute of Technology(略称：KIT) |
| 第 4 著者 氏名（和/英） | 石橋 孝一郎 / Koichiro Ishibashi |
| 第 4 著者 所属（和/英） | 電気通信大学(略称：電通大) University of Electro-Communications(略称：UEC) |
| 第 5 著者 氏名（和/英） | 新井 康夫 / Yasuo Arai |
| 第 5 著者 所属（和/英） | 高エネルギー加速器研究機構(略称：高エネルギー加速器研究機構) High Energy Accelerator Research Organization(略称：KEK) |
| 発表年月日 | 2019-08-09 |
| 資料番号 | SDM2019-51,ICD2019-16 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | SDM-161,ICD-162 |
| ページ範囲 | pp.89-93(SDM), pp.89-93(ICD), |
| ページ数 | 5 |
| 発行日 | 2019-07-31 (SDM, ICD) |