| 講演名 | 2019-06-13 ニューラルネットワークのハードウェア実装に向けた乱数生成手法の提案と検証 堀 三晟(九工大), 田向 権(九工大), |
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| 抄録(和) | Restricted Boltzmann Machine (RBM)をはじめとする，確率的に動作するニューラルネットワークを省資源にField Programmable Gate Array (FPGA)などのディジタルハードウェアに実装するための，乱数生成手法を提案する．一般的にハードウェアでは線形帰還シフトレジスタなどを用いて乱数を生成するが，この手法は大量の回路資源を必要とし，深層学習を行うような大規模なニューラルネットワークの実装には向かない．そこで，一般的な乱数生成器を実装せずに，固定小数点演算時に生じる，切り捨てビットを乱数の代替として用い，求められる回路資源の削減を図る．本稿では，提案手法の性能評価のため，RBMに本手法を適用し，ソフトウェア上で，MNISTデータセットを学習させた． |
| 抄録(英) | This study proposes a hardware oriented random number generation method to implement a stochastically neural networks such as restricted Boltzmann machines (RBMs) into field programmable gate arrays (FPGAs). Generally, hardware oriented random number generators (RNGs) employ linear feedback shift registers (LFSRs). However, the RNGs require considerable circuit resources. Therefore, it is difficult to implement a large scale of neural network such as deep neural networks (DNNs) with the RNGs. In the proposed method, we employ the underflow bits from calculations by fixed-point numbers instead of the RNGs to reduce the circuit resources. In this report, we implemented an RBM which employed the proposed method into a software environment and trained the MNIST dataset to evaluate it. |
| キーワード(和) | 乱数生成器 / 制限付きボルツマンマシン / ディジタルハードウェア / FPGA |
| キーワード(英) | Random number generators / Restricted Boltzmann machines / Digital hardware / FPGA |
| 資料番号 | SIS2019-1 |
| 発行日 | 2019-06-06 (SIS) |
| 研究会情報 | |
| 研究会 | SIS / IPSJ-AVM / ITE-3DIT |
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| 開催期間 | 2019/6/13(から2日開催) |
| 開催地（和） | 福江文化会館 |
| 開催地（英） | Fukue Culture Center |
| テーマ（和） | 知的マルチメディアシステム, 組込み応用システム, 立体映像技術, 一般 |
| テーマ（英） | Intelligent Multimedia Systems, Applied Enbedded Systems, Three-Dimensional Image Technology (3DIT), etc. |
| 委員長氏名（和） | 仲地 孝之(NTT) / 内藤 整(KDDI総合研究所) / 堀越 力(湘南工科大) |
| 委員長氏名（英） | Takayuki Nakachi(NTT) / Sei Naito(KDDI Research, Inc.) / Tsutomu Horikoshi(Shonan Institute of Technology) |
| 副委員長氏名（和） | 末竹 規哲(山口大) / 木村 誠聡(神奈川工科大) |
| 副委員長氏名（英） | Noriaki Suetake(Yamaguchi Univ.) / Tomoaki Kimura(Kanagawa Inst. of Tech.) |
| 幹事氏名（和） | 藤吉 正明(首都大東京) / 古賀 崇了(近畿大) / 越智 大介(NTT) / 亀田 裕介(東京理科大) / 徐 建鋒(KDDI総合研究所) / 上原 伸一(AGC) / 小池 崇文(法政大) |
| 幹事氏名（英） | Masaaki Fujiyoshi(Tokyo Metropolitan Univ.) / Takanori Koga(Kindai Univ.) / Daisuke Ochi(NTT) / Yusuke Kameda(Tokyo Univ. of Science) / Xu Jianfeng(KDDI Research, Inc.) / Shinich Uehara(AGC) / Takafumi Koike(Hosei Univ.) |
| 幹事補佐氏名（和） | 三澤 秀明(宇部高専) / 坂東 幸浩(NTT) |
| 幹事補佐氏名（英） | Hideaki Misawa(National Inst. of Tech., Ube College) / Yukihiro Bandoh(NTT) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Smart Info-Media Systems / Special Interest Group on Audio Visual and Multimedia Information Processing / Technical Group on Three-Dimensional Image Technology |
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| 本文の言語 | JPN |
| タイトル（和） | ニューラルネットワークのハードウェア実装に向けた乱数生成手法の提案と検証 |
| サブタイトル（和） | |
| タイトル（英） | A random number generation method for hardware implemented neural networks |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 乱数生成器 / Random number generators |
| キーワード(2)（和/英） | 制限付きボルツマンマシン / Restricted Boltzmann machines |
| キーワード(3)（和/英） | ディジタルハードウェア / Digital hardware |
| キーワード(4)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | 堀 三晟 / Sansei Hori |
| 第 1 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyushu Inst. of Tech.) |
| 第 2 著者 氏名（和/英） | 田向 権 / Hakaru Tamukoh |
| 第 2 著者 所属（和/英） | 九州工業大学(略称：九工大) Kyushu Institute of Technology(略称：Kyushu Inst. of Tech.) |
| 発表年月日 | 2019-06-13 |
| 資料番号 | SIS2019-1 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | SIS-78 |
| ページ範囲 | pp.1-4(SIS), |
| ページ数 | 4 |
| 発行日 | 2019-06-06 (SIS) |