| 講演名 | 2019-05-09 RISC-Vソフトプロセッサの効率的な命令フェッチアーキテクチャ 宮崎 広夢(東工大), 三浦 順也(東工大), 吉瀬 謙二(東工大), |
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| 抄録(和) | 我々は，FPGA向けのパイプライン処理を行うコスト性能比の良いRISC-Vスカラプロセッサの開発を目指している．本稿では，効率的な命令フェッチユニットの実装を試みる．まず，標準の4バイト命令に加えて，RISC-Vの2バイトの圧縮命令を実行できるプロセッサの命令フェッチユニットにおける問題を明らかにし，この問題を解決する2つの命令フェッチユニットを提案する．次に，提案されたフェッチユニットを実装し，それらの性能，動作周波数，ハードウェア量を評価する．評価結果から，圧縮命令をそのまま格納するキャッシュを用いた提案フェッチユニットが最も高い性能を達成することを示す．この時，この提案フェッチユニットはベースラインアーキテクチャと比較して，21.8%のフェッチ性能の向上を達成する． |
| 抄録(英) | We aim to develop a cost-effective RISC-V scalar processor of pipelining for FPGAs. In this report, we try to implement an efficient instruction fetch unit. We clarify the problem of an instruction fetch unit in the processor that support the RISC-V compressed instructions. To solve the problem, we propose two instruction fetch units. We implement the proposed fetch units and evaluate their performance, hardware resources, and operating frequency. Through the evaluation, we show that the proposed unit with a compressed cache is the best and achieves 21.8% better fetch performance than a baseline architecture. |
| キーワード(和) | ソフトプロセッサ / RISC-V / FPGA / 命令フェッチ / 命令キャッシュ / 圧縮命令 |
| キーワード(英) | Soft Processor / RISC-V / FPGA / Instruction Fetch / Instruction Cache / Compressed Instruction |
| 資料番号 | RECONF2019-1 |
| 発行日 | 2019-05-02 (RECONF) |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2019/5/9(から2日開催) |
| 開催地（和） | 東工大蔵前会館 |
| 開催地（英） | Tokyo Tech Front |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable system, etc. |
| 委員長氏名（和） | 本村 真人(東工大) |
| 委員長氏名（英） | Masato Motomura(Tokyo Tech.) |
| 副委員長氏名（和） | 柴田 裕一郎(長崎大) / 佐野 健太郎(理研) |
| 副委員長氏名（英） | Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(RIKEN) |
| 幹事氏名（和） | 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) |
| 幹事氏名（英） | Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) |
| 幹事補佐氏名（和） | 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems |
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| 本文の言語 | JPN |
| タイトル（和） | RISC-Vソフトプロセッサの効率的な命令フェッチアーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | Efficient Instruction Fetch Architectures for a RISC-V Soft Processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトプロセッサ / Soft Processor |
| キーワード(2)（和/英） | RISC-V / RISC-V |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 命令フェッチ / Instruction Fetch |
| キーワード(5)（和/英） | 命令キャッシュ / Instruction Cache |
| キーワード(6)（和/英） | 圧縮命令 / Compressed Instruction |
| 第 1 著者 氏名（和/英） | 宮崎 広夢 / Hiromu Miyazaki |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | 三浦 順也 / Junya Miura |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 3 著者 氏名（和/英） | 吉瀬 謙二 / Kenji Kise |
| 第 3 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 発表年月日 | 2019-05-09 |
| 資料番号 | RECONF2019-1 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | RECONF-18 |
| ページ範囲 | pp.1-6(RECONF), |
| ページ数 | 6 |
| 発行日 | 2019-05-02 (RECONF) |