| 講演名 | 2019-04-18 低遅延レイヤ2スイッチにおける自律型Time Aware ShaperのFPGA試作 西村 和人(富士通), 廣田 正樹(富士通), 寺原 隆文(富士通), 松井 秀樹(富士通), |
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| 抄録(和) | 第五世代移動通信システム(5G)では、ネットワークの効率的な利用のため、モバイルフロントホール(MFH)のレイヤ2 ネットワークへの統合が検討されている。しかし、MFH トラヒックは遅延にセンシティブなため、パケットネットワークにおいて低遅延を実現できるIEEE802.1-Time Sensitive Networking(TSN)などの技術が注目されている。我々は、TSN の一つであるIEEE802.1Qbv 方式(Time Aware Shaper :TAS)に着目し、同方式の運用上の課題を解決するIntelligent TAS(iTAS)方式を考案し、ソフトウェア試作による原理検証などを行ってきた。今回、本方式の一部をFPGA 実装することにより従来比1000 倍の制御粒度を実現し、実際のMFH 環境における適用可能性を示した |
| 抄録(英) | In 5th Generation mobile communication, it is considered that Mobile Front Haul (MFH) network is integrated to Layer 2 network because of network efficiency. However, in such a network, MFH traffic may be influenced by other traffic in point of delay. As MFH traffic is delay-sensitive, IEEE802.1-Time Sensitive Networking (TSN) is paid attention because it may achieve low latency communication in packet network. In this paper, we focus on IEEE802.1Qbv (Time Aware Shaper : TAS) which is one of the queueing architecture of TSN. We have proposed the autonomous TAS method called intelligent TAS (iTAS) which could solve the operational problem previously, and have verified the principle of iTAS by using software prototype. In this paper, we implement a part of iTAS function to FPGA and achieve 1000 times more granularityimprovement. This result shows that our method can be applied to actual MFH environment. |
| キーワード(和) | 低遅延 / レイヤ2 スイッチ / IEEE802.1TSN / IEEE802.1Qbv / iTAS / モバイルフロントホール |
| キーワード(英) | Low-latency / Layer 2 switch / IEEE802.1 TSN / IEEE802.1Qbv / iTAS / Mobile Front Haul |
| 資料番号 | CS2019-5 |
| 発行日 | 2019-04-11 (CS) |
| 研究会情報 | |
| 研究会 | CS / CQ |
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| 開催期間 | 2019/4/18(から2日開催) |
| 開催地（和） | 大阪大学理工学 図書館 |
| 開催地（英） | Osaka Univ. Library |
| テーマ（和） | 光／無線アクセスとそれらの融合，QoSとQoE，通信品質の評価・計測・制御・最適化，ネットワークサービス，一般 |
| テーマ（英） | Optical/Wireless Access and Their Integration, QoS and QoE, Assessment / Measurement / Control / Optimization of Communication Quality, Network Services, etc |
| 委員長氏名（和） | 中里 秀則(早大) / 林 孝典(広島工大) |
| 委員長氏名（英） | Hidenori Nakazato(Waseda Univ.) / Takanori Hayashi(Hiroshima Inst. of Tech.) |
| 副委員長氏名（和） | 寺田 純(NTT) / 下西 英之(NEC) / 岡本 淳(NTT) |
| 副委員長氏名（英） | Jun Terada(NTT) / Hideyuki Shimonishi(NEC) / Jun Okamoto(NTT) |
| 幹事氏名（和） | 藤原 正満(NTT) / 金井 謙治(早稲田大) / 池上 大介(NTT) / 大田 健紘(日本工大) |
| 幹事氏名（英） | Masamichi Fujiwara(NTT) / Kenji Kanai(Waseda Univ.) / Daisuke Ikegami(NTT) / Kenko Ota(Nippon Inst. of Tech.) |
| 幹事補佐氏名（和） | 原 一貴(NTT) / 豊田 健太郎(慶大) / 佐々木 力(KDDI総合研究所) / 西川 由明(NEC) / 山本 嶺(電通大) |
| 幹事補佐氏名（英） | Kazutaka Hara(NTT) / Kentaro Toyoda(Keio Univ.) / Chikara Sasaki(KDDI Research) / Yoshiaki Nishikawa(NEC) / Ryo Yamamoto(UEC) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Communication Systems / Technical Committee on Communication Quality |
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| 本文の言語 | JPN |
| タイトル（和） | 低遅延レイヤ2スイッチにおける自律型Time Aware ShaperのFPGA試作 |
| サブタイトル（和） | |
| タイトル（英） | FPGA prototype of autonomous Time Aware Shaper for low-latency layer 2 switch |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低遅延 / Low-latency |
| キーワード(2)（和/英） | レイヤ2 スイッチ / Layer 2 switch |
| キーワード(3)（和/英） | IEEE802.1TSN / IEEE802.1 TSN |
| キーワード(4)（和/英） | IEEE802.1Qbv / IEEE802.1Qbv |
| キーワード(5)（和/英） | iTAS / iTAS |
| キーワード(6)（和/英） | モバイルフロントホール / Mobile Front Haul |
| 第 1 著者 氏名（和/英） | 西村 和人 / Kazuto Nishimura |
| 第 1 著者 所属（和/英） | 富士通株式会社(略称：富士通) Fujitsu LTD(略称：Fujitsu) |
| 第 2 著者 氏名（和/英） | 廣田 正樹 / Masaki Hirota |
| 第 2 著者 所属（和/英） | 富士通株式会社(略称：富士通) Fujitsu LTD(略称：Fujitsu) |
| 第 3 著者 氏名（和/英） | 寺原 隆文 / Takafumi Terahara |
| 第 3 著者 所属（和/英） | 富士通株式会社(略称：富士通) Fujitsu LTD(略称：Fujitsu) |
| 第 4 著者 氏名（和/英） | 松井 秀樹 / Hideki Matsui |
| 第 4 著者 所属（和/英） | 富士通株式会社(略称：富士通) Fujitsu LTD(略称：Fujitsu) |
| 発表年月日 | 2019-04-18 |
| 資料番号 | CS2019-5 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | CS-6 |
| ページ範囲 | pp.25-30(CS), |
| ページ数 | 6 |
| 発行日 | 2019-04-11 (CS) |