| 講演名 | 2019-02-27 製造検査時における組込み自己テスト回路を利用した効率的なPUF回路のチャレンジレスポンス対の生成と評価 三野 智貴(奈良先端大), 新谷 道広(奈良先端大), 井上 美智子(奈良先端大), |
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| 抄録(和) | 近年，半導体部品市場における偽造IC チップの流通が問題になっている．その対策として，物理複製困難（Physically unclonable function, PUF）回路を用いたチャレンジレスポンス対（Challenge response pair, CPR）による認証方法が提案されている．しかし，既存の手法では，CRP の取得に要する測定コストが膨大になり，製造コストの増大に繋がる．そこで，本研究では，従来量産テストにおいて使用されている組込み自己テスト（Built-in self test, BIST）回路を用いることで，量産テストを行うと同時にCRP を取得する手法を提案する．具体的には，BIST回路が生成するテストパターンをもとに，PUF 回路のCRP を生成する．また，従来のPUF では，機械学習耐性に弱いことが指摘されているが，提案手法はBIST 回路を介した認証を行うため，耐性の向上が見込まれる．市販のField-programmable gate array（FPGA）上にPUF 回路およびBIST 回路を設計し，テストパターンを用いてPUFの性能評価を行う環境を構築した． |
| 抄録(英) | Recently, counterfeited ICs have become a big problem for semiconductor supply chains. One of the countermeasures for the counterfeited chips is device identi cation using challenge response pairs (CRP) obtained from pysically unclonable function (PUF) circuit. However, previous PUF circuits require additional measurement and design cost to establish large number of the CRPs, and thus the cost is newly introduced into manufacturing cost. In this paper, we propose a novel method to generate the CRP during production test by conventionally used build-in self test (BIST) circuit. Because the production test and CRP generation are simultaneously conducted, the proposed method requires no additional cost and extra measurement. In addition, although it has been reported that the previous PUF circuits has a vulnerability against machine learning attacks, the proposed method is resis- tant to it because of device identi cation via the BIST circuit. Through proof-of-concept implementation on eld programmable gate array (FPGA), we demonstrate that the performance of a PUF circuit can be evaluated by the test pattern generated from the BIST circuit. |
| キーワード(和) | 物理複製困難回路 / 組込み自己テスト回路 / チャレンジレスポンス対 / 偽造チップ |
| キーワード(英) | Physically unclnable function circuit / Built-in self test / Challenge-response pair / Counterfeited chip |
| 資料番号 | DC2018-75 |
| 発行日 | 2019-02-20 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2019/2/27(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 委員長氏名（和） | 福本 聡(首都大東京) |
| 委員長氏名（英） | Satoshi Fukumoto(Tokyo Metropolitan Univ.) |
| 副委員長氏名（和） | 高橋 寛(愛媛大) |
| 副委員長氏名（英） | Hiroshi Takahashi(Ehime Univ.) |
| 幹事氏名（和） | 金子 晴彦(東工大) / 新井 雅之(日大) |
| 幹事氏名（英） | Haruhiko Kaneko(Tokyo Inst. of Tech.) / Masayuki Arai(Nihon Univ.) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | 製造検査時における組込み自己テスト回路を利用した効率的なPUF回路のチャレンジレスポンス対の生成と評価 |
| サブタイトル（和） | |
| タイトル（英） | Efficient Challenge-Response Pairs Generation and Evaluation for PUF Circuit Using BIST Circuit During Manufacturing Test |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 物理複製困難回路 / Physically unclnable function circuit |
| キーワード(2)（和/英） | 組込み自己テスト回路 / Built-in self test |
| キーワード(3)（和/英） | チャレンジレスポンス対 / Challenge-response pair |
| キーワード(4)（和/英） | 偽造チップ / Counterfeited chip |
| 第 1 著者 氏名（和/英） | 三野 智貴 / Tomoki Mino |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) Nara Institute of Science and Technology(略称：NAIST) |
| 第 2 著者 氏名（和/英） | 新谷 道広 / Shintani Michihiro |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) Nara Institute of Science and Technology(略称：NAIST) |
| 第 3 著者 氏名（和/英） | 井上 美智子 / Michiko Inoue |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) Nara Institute of Science and Technology(略称：NAIST) |
| 発表年月日 | 2019-02-27 |
| 資料番号 | DC2018-75 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | DC-456 |
| ページ範囲 | pp.25-30(DC), |
| ページ数 | 6 |
| 発行日 | 2019-02-20 (DC) |