| 講演名 | 2019-02-27 PDGのパターン・マッチングに基づく高位合成入力コードからの配線混雑検出 立岡 真人(北陸先端大), 金子 峰雄(北陸先端大), |
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| 抄録(和) | 高位合成ツールへの入力となるCプログラム作成時においては、一般に物理情報が不足しているため、配線混雑を考慮した高位合成入力モデルの作成は困難である。著者らは先行研究として、ソース・コンパイラを用いて高位合成（HLS)入力コード上で配線混雑部を検出する高位設計フローを提案している。本稿では、具体的な配線混雑検出の一手法として、HLSコード解析のためのプログラム依存グラフ(PDG)の拡張と、拡張PDG上のパターンマッチングに基づく手法を提案する。 |
| 抄録(英) | When we use a high level synthesis (HLS) tool, the optimization of input code is necessary for obtaining an optimized RTL. In particular, routing congestion is difficult to resolve due to the lack of physical information in HLS phase. In our previous study, we proposed a high-level design flow that performs code optimization by detecting the congested part on the high-level synthesis input model using the source code compiler. In this report, we propose an extension of program dependence graph (PDG) for HLS code analysis and pattern matching on extended PDG as a method of detecting wire congestion. |
| キーワード(和) | プログラム依存グラフ / パターンマッチング / LLVM / 高位合成 |
| キーワード(英) | program dependence graph / pattern matching / LLVM / high level synthesis |
| 資料番号 | VLD2018-96,HWS2018-59 |
| 発行日 | 2019-02-20 (VLD, HWS) |
| 研究会情報 | |
| 研究会 | HWS / VLD |
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| 開催期間 | 2019/2/27(から4日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Ken Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 委員長氏名（和） | 松本 勉(横浜国大) / 峯岸 孝行(三菱電機) |
| 委員長氏名（英） | Tsutomu Matsumoto(Yokohama National Univ.) / Noriyuki Minegishi(Mitsubishi Electric) |
| 副委員長氏名（和） | 川村 信一(東芝) / 池田 誠(東大) / 戸川 望(早大) |
| 副委員長氏名（英） | Shinichi Kawamura(Toshiba) / Makoto Ikeda(Univ. of Tokyo) / Nozomu Togawa(Waseda Univ.) |
| 幹事氏名（和） | 三浦 典之(神戸大) / 国井 裕樹(セコム) / 新田 高庸(NTT) / 小平 行秀(会津大) |
| 幹事氏名（英） | Noriyuki Miura(Kobe Univ.) / Hiroki Kunii(SECOM) / Koyo Nitta(NTT) / Yukihide Kohira(Univ. of Aizu) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | PDGのパターン・マッチングに基づく高位合成入力コードからの配線混雑検出 |
| サブタイトル（和） | |
| タイトル（英） | Pattern Matching Based Detection of Wire Congestion from Source Code Description for High Level Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | プログラム依存グラフ / program dependence graph |
| キーワード(2)（和/英） | パターンマッチング / pattern matching |
| キーワード(3)（和/英） | LLVM / LLVM |
| キーワード(4)（和/英） | 高位合成 / high level synthesis |
| 第 1 著者 氏名（和/英） | 立岡 真人 / Masato Tatsuoka |
| 第 1 著者 所属（和/英） | 北陸先端科学技術大学院大学(略称：北陸先端大) Japan Advanced Institute of Science and Technology(略称：JAIST) |
| 第 2 著者 氏名（和/英） | 金子 峰雄 / Mineo Kaneko |
| 第 2 著者 所属（和/英） | 北陸先端科学技術大学院大学(略称：北陸先端大) Japan Advanced Institute of Science and Technology(略称：JAIST) |
| 発表年月日 | 2019-02-27 |
| 資料番号 | VLD2018-96,HWS2018-59 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | VLD-457,HWS-458 |
| ページ範囲 | pp.19-24(VLD), pp.19-24(HWS), |
| ページ数 | 6 |
| 発行日 | 2019-02-20 (VLD, HWS) |