基礎・境界/NOLTA-VLSI設計技術(開催日:2013/11/20)

タイトル/著者/発表日/資料番号
表紙

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[発表日]2013/11/20
[資料番号]
目次

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[発表日]2013/11/20
[資料番号]
IEEE754標準丸めに対応した斜辺計算のためのVLSIアルゴリズム(アルゴリズム,デザインガイア2013-VLSI設計の新しい大地-)

矢高 裕之,  高木 直史,  

[発表日]2013/11/20
[資料番号]VLD2013-61,DC2013-27
CUDAを用いた根付き木における高速距離計算手法(アルゴリズム,デザインガイア2013-VLSI設計の新しい大地-)

坂本 裕樹,  高島 康裕,  

[発表日]2013/11/20
[資料番号]VLD2013-62,DC2013-28
アナログ集積回路での近接共通重心配置に関する研究(アルゴリズム,デザインガイア2013-VLSI設計の新しい大地-)

室辰 健一郎,  藤吉 邦洋,  

[発表日]2013/11/20
[資料番号]VLD2013-63,DC2013-29
Digital Microfluidic Biochip向けの最適な試料生成(アルゴリズム,デザインガイア2013-VLSI設計の新しい大地-)

ディン アイン チュン,  山下 茂,  ホー ツン-イ,  

[発表日]2013/11/20
[資料番号]VLD2013-64,DC2013-30
ミニマルファブ構想 : 真に自由なデバイスづくり(デザインガイア2013-VLSI設計の新しい大地-)

原 史朗,  前川 仁,  池田 伸一,  中野 禅,  クンプアン ソマワン,  

[発表日]2013/11/20
[資料番号]Vol.2013-SLDM-163 No.5
PPCに基づく高歩留まり回路の発見的設計手法(信頼性(1),デザインガイア2013-VLSI設計の新しい大地-)

早苗 駿一,  原 祐子,  山下 茂,  中島 康彦,  

[発表日]2013/11/20
[資料番号]VLD2013-65,DC2013-31
二重化よりも面積オーバーヘッドが少ない耐故障化手法(信頼性(1),デザインガイア2013-VLSI設計の新しい大地-)

松尾 惇士,  山下 茂,  

[発表日]2013/11/20
[資料番号]VLD2013-66,DC2013-32
チェックポイント観測によるタイミングエラー予測手法(信頼性(1),デザインガイア2013-VLSI設計の新しい大地-)

五十嵐 博昭,  史 又華,  柳澤 政生,  戸川 望,  

[発表日]2013/11/20
[資料番号]VLD2013-67,DC2013-33
耐マルチサイクル過渡故障を指向した高位合成におけるコントローラの設計について(信頼性(1),デザインガイア2013-VLSI設計の新しい大地-)

石森 裕太郎,  中祖 達也,  岩垣 剛,  市原 英行,  井上 智生,  

[発表日]2013/11/20
[資料番号]VLD2013-68,DC2013-34
マルチコアプロセッサを用いた並列論理シミュレーション手法(設計支援,デザインガイア2013-VLSI設計の新しい大地-)

とう 文竹,  竹内 勇矢,  豊永 昌彦,  村岡 道明,  

[発表日]2013/11/20
[資料番号]Vol.2013-SLDM-163 No.10
FPGAを用いた論理シミュレーション手法(設計支援,デザインガイア2013-VLSI設計の新しい大地-)

松本 夏樹,  村岡 道明,  

[発表日]2013/11/20
[資料番号]Vol.2013-SLDM-163 No.11
SystemCとQEMUを用いたNoCのハードウエア/ソフトウエア・シミュレータ(設計支援,デザインガイア2013-VLSI設計の新しい大地-)

栗本 陽介,  福塚 佑輔,  谷口 一徹,  冨山 宏之,  

[発表日]2013/11/20
[資料番号]VLD2013-69,DC2013-35
FPGAを対象とした束データ方式による非同期式回路の設計支援ツールセット(設計支援,デザインガイア2013-VLSI設計の新しい大地-)

滝澤 恵多郎,  齋藤 寛,  

[発表日]2013/11/20
[資料番号]Vol.2013-SLDM-163 No.13
ビアプログラマブルアーキテクチャVPEX3S : 動作速度を改善するための基本論理素子の改良(プログラマブルアーキテクチャ(1),デザインガイア2013-VLSI設計の新しい大地-)

大谷 拓,  堀 遼平,  吉川 雅弥,  藤野 毅,  

[発表日]2013/11/20
[資料番号]VLD2013-70,DC2013-36
ビアプログラマブルアーキテクチャVPEX4 (1) : 配線混雑度改善と低消費電力性能向上のための基本論理素子の改良(プログラマブルアーキテクチャ(1),デザインガイア2013-VLSI設計の新しい大地-)

堀 遼平,  大谷 拓,  人見 達郎,  上口 翔大,  吉川 雅弥,  藤野 毅,  

[発表日]2013/11/20
[資料番号]VLD2013-71,DC2013-37
ビアプログラマブルデバイスVPEX4のベンチマーク回路を用いた性能評価(プログラマブルアーキテクチャ(1),デザインガイア2013-VLSI設計の新しい大地-)

上口 翔大,  堀 遼平,  大谷 拓,  吉川 雅弥,  藤野 毅,  

[発表日]2013/11/20
[資料番号]VLD2013-72,DC2013-38
TSVを用いた3次元積層向け回路技術の開発(3次元集積回路・実装技術,デザインガイア2013-VLSI設計の新しい大地-)

長田 健一,  古田 太,  武田 健一,  

[発表日]2013/11/20
[資料番号]VLD2013-73,CPM2013-117,ICD2013-94,CPSY2013-58,DC2013-39,RECONF2013-41
縦横方向結合共振を用いた三次元クロック分配技術(3次元集積回路・実装技術,デザインガイア2013-VLSI設計の新しい大地-)

竹 康宏,  三浦 典之,  石黒 仁揮,  黒田 忠広,  

[発表日]2013/11/20
[資料番号]VLD2013-74,CPM2013-118,ICD2013-95,CPSY2013-59,DC2013-40,RECONF2013-42
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