エレクトロニクス-集積回路(開催日：2005/11/24)

タイトル/著者/発表日/資料番号
表紙

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[発表日]2005/11/24
[資料番号]
目次

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[発表日]2005/11/24
[資料番号]
同位相構造に基づく特定用途を考慮したFPGA相互接続遅延テスト(VLSIの設計/検証/テスト及び一般(デザインガイア))

矢葺 光佑,  大竹 哲史,  藤原 秀雄,  

[発表日]2005/11/24
[資料番号]VLD2005-61,ICD2005-156,DC2005-38
パス遅延故障を検出するための等距離遷移回路の提案(VLSIの設計/検証/テスト及び一般(デザインガイア))

趙 顯秀,  吉田 たけお,  

[発表日]2005/11/24
[資料番号]VLD2005-62,ICD2005-157,DC2005-39
消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計(VLSIの設計/検証/テスト及び一般(デザインガイア))

田中 裕,  米田 友和,  藤原 秀雄,  

[発表日]2005/11/24
[資料番号]VLD2005-63,ICD2005-158,DC2005-40
実行可能スケジュール・資源割当のための極小生存期間重なり集合(VLSIの設計/検証/テスト及び一般(デザインガイア))

金子 峰雄,  

[発表日]2005/11/24
[資料番号]VLD2005-64,ICD2005-159,DC2005-41
動作合成におけるチェイニングに関する考察(VLSIの設計/検証/テスト及び一般(デザインガイア))

貞方 毅,  松永 裕介,  

[発表日]2005/11/24
[資料番号]VLD2005-65,ICD2005-160,DC2005-42
レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア))

大智 輝,  戸川 望,  柳澤 政生,  大附 辰夫,  

[発表日]2005/11/24
[資料番号]VLD2005-66,ICD2005-161,DC2005-43
Pipelined Bipartite Modular Multiplication

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[発表日]2005/11/24
[資料番号]VLD2005-67,ICD2005-162,DC2005-44
特定用途向け低ビット複合演算回路設計(VLSIの設計/検証/テスト及び一般(デザインガイア))

大窪 啓太,  朝利 壮吾,  矢野 智則,  神戸 尚志,  

[発表日]2005/11/24
[資料番号]VLD2005-68,ICD2005-163,DC2005-45
Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))

松永 多苗子,  松永 裕介,  

[発表日]2005/11/24
[資料番号]VLD2005-69,ICD2005-164,DC2005-46
加算器の消費電力の形式による比較(VLSIの設計/検証/テスト及び一般(デザインガイア))

水口 貴之,  味元 伸太郎,  橘 昌良,  

[発表日]2005/11/24
[資料番号]VLD2005-70,ICD2005-165,DC2005-47
統計的遅延解析におけるモデルと精度に関する一考察(VLSIの設計/検証/テスト及び一般(デザインガイア))

新田 泉,  本間 克己,  澁谷 利行,  

[発表日]2005/11/24
[資料番号]VLD2005-71,ICD2005-166,DC2005-48
重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積り(VLSIの設計/検証/テスト及び一般(デザインガイア))

鈴木 康成,  アンワル マルタディナタ,  戸川 望,  柳澤 政生,  大附 辰夫,  

[発表日]2005/11/24
[資料番号]VLD2005-72,ICD2005-167,DC2005-49
オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))

湯山 洋一,  小林 和淑,  小野寺 秀俊,  

[発表日]2005/11/24
[資料番号]VLD2005-73,ICD2005-168,DC2005-50
セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))

飯塚 哲也,  池田 誠,  浅田 邦博,  

[発表日]2005/11/24
[資料番号]VLD2005-74,ICD2005-169,DC2005-51
3次元集積回路のためのフロアプラン探索(VLSIの設計/検証/テスト及び一般(デザインガイア))

太田 秀典,  山田 敏規,  児玉 親亮,  藤吉 邦洋,  

[発表日]2005/11/24
[資料番号]VLD2005-75,ICD2005-170,DC2005-52
複写される方へ

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[発表日]2005/11/24
[資料番号]
Notice about photocopying

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[発表日]2005/11/24
[資料番号]
奥付

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[発表日]2005/11/24
[資料番号]