大会名称 |
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2009年 情報科学技術フォーラム(FIT) |
大会コ-ド |
F |
開催年 |
2009 |
発行日 |
2009/8/20 |
セッション番号 |
7C |
セッション名 |
ディペンダブルシステム |
講演日 |
2009/09/04 |
講演場所(会議室等) |
C会場(9号館1F 913教室) |
講演番号 |
C-038 |
タイトル |
Time-Petri Netを用いた非同期回路のモデル化と階層化設計 |
著者名 |
松山 千尋, 和崎 克己, |
キーワード |
ペトリネット, 時間遅れ要素, 非同期回路, 論理ゲート, 階層化, Micropipeline |
抄録 |
離散事象並列システムのモデル化手法として,Petri Net(PNs)が広く用いられている. PNsに時間遅れ要素を追加したTime-Petri Net(TPNs)が提案されている. 本稿は,TPNsを用いた遅延付き論理ゲートの新たなモデル化と,階層化による回路合成について述べている. 具体的には,入力信号変化をトリガとする論理素子の内部演算と出力遅延の振る舞いをTPNsでモデル化した後, 各素子を階層的に接続することによって, 半加算器,全加算器,Muller's C-elementなどの機能演算素子を合成した. 更に,Micropipeline(Sutherland, 1989)に基づいたFIFO素子を,C-elementを 非同期ループ接続によって構成した. 各素子の設計と合成ならびに動作の確認は,著者らによって開発中の Petri Netモデル作成援用ツール ""HiPS"" によって行った. |
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