| 大会名称 |
| 2016年 ソサイエティ大会 |
| 大会コ－ド |
| 2016S |
| 開催年 |
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2016
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| 発行日 |
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2016-09-06
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| セッション番号 |
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A-6
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| セッション名 |
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VLSI設計技術
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| 講演日 |
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2016/9/20
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| 講演場所(会議室等) |
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工学部 C棟 C209
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| 講演番号 |
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A-6-8
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| タイトル |
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演算ビット幅に基づく演算チェイニングを用いたRDRアーキテクチャ向け性能指向高位合成手法
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| 著者名 |
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◎寺田晃太朗, 柳澤政生, 戸川 望,
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| キーワード |
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高位合成, 演算チェイニング, 配線遅延, フロアプラン, RDRアーキテクチャ
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| 抄録 |
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アプリケーションを短期間でハードウェア実装することが要求され，LSI上位設計工程の高位合成は設計コストを削減する有用な技術である．一方，半導体の微細化に起因する配線遅延増大問題に対し，高位合成で配線遅延の影響を抑えるためにRDRアーキテクチャを用いて演算器フロアプランを計画する方法が有効である．また，ハードウェア設計において演算器ビット幅を適切に選択することで，遅延，面積，消費電力等の削減が期待される．本稿では，RDRアーキテクチャを対象として，演算ビット幅に基づく効果的な演算チェイニングを構築して高性能回路を合成する高位合成手法を提案する．提案手法はRDRアーキテクチャの空き面積領域を効率的に利用することで，全体面積を増加させることなく合成回路の性能を向上させる．計算機実験により提案手法の有用性を示す．
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