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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
SR 2023-11-09
14:30
宮城 東北工業大学 八木山キャンパス
(ハイブリッド開催,主:現地開催,副:オンライン開催)
[技術展示]人流分析及びNTN回線を活用したO-RAN基地局電力制御の実演及び実験結果
宮澤高也石津健太郎朝枝 仁辻 宏之原井洋明NICTSR2023-50
我々はこれまで,O-RAN準拠の地上系無線アクセスネットワークの低消費電力化を目的とし,メッシュエリア毎の移動滞在人口変... [more] SR2023-50
pp.16-21
DC 2021-02-05
14:00
ONLINE オンライン開催 RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法
浅見竜輝細川利典山崎紘史日大)・吉村正義京都産大)・新井雅之日大DC2020-74
近年,大規模集積回路のテストコスト増大伴い,テストパターン数削減のためのテスト並列化手法が提案されている.従来手法ではコ... [more] DC2020-74
pp.30-35
DC 2018-02-20
09:55
東京 機械振興会館 コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法
竹内勇希武田 俊細川利典山崎紘史日大)・吉村正義京都産大DC2017-78
VLSIのテストコストを削減するためには,テストパターン数を削減することが必要である.特に動的テスト圧縮の効率を高めるた... [more] DC2017-78
pp.7-12
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2017-11-06
15:20
熊本 くまもと県民交流館パレア コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法
武田 俊細川利典山崎紘史日大)・吉村正義京都産大VLD2017-37 DC2017-43
近年, VLSIのテストコスト増大に伴い,DFT設計を用いたテストパターン数削減手法が重要視されている.特に, VLSI... [more] VLD2017-37 DC2017-43
pp.61-66
CQ 2015-07-07
13:00
奈良 奈良先端技術大学 災害輻輳自己抑制促進制御法の効果
佐藤大輔NTT)・高野裕治同志社大)・須藤竜之介九大)・持田岳美NTTCQ2015-36
災害時に大量の安否確認電話需要が発生し電話網が輻輳する.輻輳対策技術として発信可能時間帯を制限しそれをユーザに提示するこ... [more] CQ2015-36
pp.87-92
DC 2015-02-13
14:55
東京 機械振興会館 階層テスト容易化高位合成におけるスケジューリングの一手法
西間木 淳細川利典日大)・藤原秀雄阪学院大DC2014-84
著者らは先に,コントロールデータフローグラフを利用した階層テストにおいて,階層テスト可能演算器数を増加させるための階層テ... [more] DC2014-84
pp.37-42
RECONF 2014-06-12
16:25
宮城 片平さくらホール 大規模グラフ上の最短経路探索のためのFPGAアクセラレータの設計
武井康浩張山昌論亀山充隆東北大RECONF2014-15
ノード数,エッジ数が非常に大きいグラフにおける最短経路問題は,様々な分野で応用されている.しかしながら,ダイクストラ法な... [more] RECONF2014-15
pp.79-83
ET 2013-06-22
14:40
愛知 南山大学(名古屋キャンパス) [招待講演]これからの高等教育機関に期待される役割 ~ eテストシステムにおける受験者認証モデルの展開 ~
赤倉貴子東京理科大ET2013-15
わが国が人口減少社会へ突入し,大学経営においては負の側面から議論されることが多い.しかし,多様なライフコーススケジューリ... [more] ET2013-15
pp.11-16
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2011-11-28
13:50
宮崎 ニューウェルシティ宮崎 A Dynamically Configurable NoC Test Access Mechanism
Takieddine SbiaiKazuteru NambaHideo ItoChiba Univ.VLD2011-60 DC2011-36
 [more] VLD2011-60 DC2011-36
pp.49-54
R 2010-07-30
15:55
山形 遊学館(山形市) 3目的を有するネットワークのパレート部分解算出方法の提案
秋葉知昭山形県立産技短大)・劉 丹沁山本久志首都大東京R2010-23
大規模なネットワークシステムにおける最適な通信ルーティング問題や生産情報システムにおける生産物流スケジューリング問題,ロ... [more] R2010-23
pp.37-41
IN 2010-07-09
13:30
北海道 北海道大学 IP-VPN開通のための自動試験手順の提案
土岐 卓荒井大輔吉原貴仁KDDI研IN2010-39
企業活動のグローバル化に伴う事業拠点の展開において,拠点間をセキュアなネットワークで接続するIP-VPN(Virtual... [more] IN2010-39
pp.97-102
DC 2010-02-15
11:25
東京 機械振興会館 演算器順序深度削減指向テスト容易化バインディング法
長 孝昭細川利典日大DC2009-70
近年特定の応用分野において,動作記述を用いて回路設計が行われている.動作記述からレジスタ転送レベル回路を設計するさい,動... [more] DC2009-70
pp.31-38
VLD, DC, IPSJ-SLDM
(共催)
CPSY, RECONF, IPSJ-ARC
(併催) [詳細]
2007-11-21
14:40
福岡 北九州国際会議場 Thermal-Aware Test Scheduling with Cycle-Accurate Power Profiles and Test Partitioning
Thomas Edison YuTomokazu YonedaNAIST)・Krishnendu ChakrabartyDuke Univ.)・Hideo FujiwaraNAISTVLD2007-84 DC2007-39
 [more] VLD2007-84 DC2007-39
pp.13-18
CAS, SIP, VLD
(共催)
2007-06-22
11:30
北海道 北海道東海大学 札幌キャンパス マルチメディアホール Power Constrained IP Core Wrapper Design with Partitioned Clock Domains
Thomas Edison YuTomokazu YonedaNAIST)・Danella ZhaoUnive. of Louisiana)・Hideo FujiwaraNAISTCAS2007-25 VLD2007-41 SIP2007-55
 [more] CAS2007-25 VLD2007-41 SIP2007-55
pp.37-42
VLD, DC, IPSJ-SLDM
(共催)
RECONF, CPSY, IPSJ-ARC
(併催) [詳細]
2006-11-28
16:10
福岡 北九州国際会議場 メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング
福田雄介米田友和藤原秀雄奈良先端大
本研究では,システムオンチップに搭載されている組込み自己修復機能を持つメモリコアに対する消費電力制約下でのテストスケジュ... [more] VLD2006-61 DC2006-48
pp.59-64
VLD, IPSJ-SLDM
(共催)
2006-05-12
11:15
愛媛 愛媛大学 Power-Conscious Microprocessor-Based Testing of System-on-Chip
Fawnizu Azmadi HussinTomokazu YonedaNAIST)・Alex OrailogluUniv. of California)・Hideo FujiwaraNAIST
 [more] VLD2006-10
pp.25-30
MBE 2004-09-24
16:15
長野 長野高専 慢性疾患患者の診療を支援する外来検査管理システムの開発
豊田修一国際医療福祉大)・仁木 登西谷 弘徳島大
医療情報の社会基盤化は,政府のe-Japan計画の重点項目のひとつとして掲げられている.現在,診療記録の電子化はすすみ,... [more] MBE2004-43
pp.29-32
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