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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
RECONF, VLD
(共催)
2024-01-29
14:40
神奈川 新川崎 創造のもり AIRBIC 会議室1~4
(ハイブリッド開催,主:現地開催,副:オンライン開催)
極低温下で動作する信号処理ASICの実現に向けたFPGA向けデザインのマイグレーション
今川隆司明大)・小山雄輝小林和淑京都工繊大)・三好健文キュエルVLD2023-85 RECONF2023-88
我々は,大規模汎用量子コンピュータの実現を目標に,極低温下で動作する信号処理ASICの開発を進めており,現在は,常温環境... [more] VLD2023-85 RECONF2023-88
pp.31-34
DC 2023-02-28
11:25
東京 機械振興会館
(ハイブリッド開催,主:現地開催,副:オンライン開催)
故障診断分解能向上のための複数故障ペア識別パターン生成法
千田祐弥細川利典日大)・山崎浩二明大DC2022-83
故障診断において,高故障検出率かつ多数の故障ペアが識別可能であることが重要である.このことを実現するために,レジスタ転送... [more] DC2022-83
pp.6-11
DC 2021-12-10
14:00
香川 国民宿舎小豆島(ふるさと荘交流センター)
(ハイブリッド開催,主:現地開催,副:オンライン開催)
レジスタ転送レベルにおけるSAT攻撃とFALL攻撃に耐性のある論理暗号化手法
辻川敦也細川利典日大)・吉村正義京都産大DC2021-57
近年,大規模化に伴いVLSIを設計会社1社のみで設計を行うのが困難になり,IPベンダよりIPコアを購入し必要な部分のみを... [more] DC2021-57
pp.13-18
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB, IPSJ-ARC
(共催)
(連催) [詳細]
2021-03-26
11:20
ONLINE オンライン開催 レジスタ転送レベル回路における故障診断容易化のためのコントローラの制御信号のドントケア割当て法
土渕航平細川利典日大)・山崎浩二明大CPSY2020-62 DC2020-92
近年の半導体微細化技術の進歩に伴い,超大規模集積回路において,故障解析は歩留まりの向上のために重要である.被疑故障を事前... [more] CPSY2020-62 DC2020-92
pp.73-78
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB, IPSJ-ARC
(共催)
(連催) [詳細]
2021-03-26
12:00
ONLINE オンライン開催 レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法
辻川敦也細川利典日大)・吉村正義京都産大CPSY2020-64 DC2020-94
近年,大規模化に伴いVLSIを設計会社1社のみで設計を行うのが困難になり,IPベンダよりIPコアを購入し必要な部分のみを... [more] CPSY2020-64 DC2020-94
pp.85-90
DC, SS
(共催)
2019-10-24
16:00
熊本 熊本大学 n回状態遷移被覆に基づく非スキャンオンラインテスト法
池ヶ谷祐輝石山悠太細川利典日大)・吉村正義京都産大SS2019-19 DC2019-47
VLSIの経年劣化による障害を回避する手段の一つとして,通常動作時に回路の出力や内部信号線の値を監視するオンラインテスト... [more] SS2019-19 DC2019-47
pp.37-42
DC 2019-02-27
14:30
東京 機械振興会館 コントローラのテスト活性化用状態圧縮法
池ヶ谷祐輝石山悠太細川利典山崎紘史日大DC2018-80
VLSIのテストにおける課題の一つとして,テスト容易化設計回路の面積削減と故障検出効率の向上が挙げられる.その課題を解決... [more] DC2018-80
pp.55-60
DC 2018-02-20
09:55
東京 機械振興会館 コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法
竹内勇希武田 俊細川利典山崎紘史日大)・吉村正義京都産大DC2017-78
VLSIのテストコストを削減するためには,テストパターン数を削減することが必要である.特に動的テスト圧縮の効率を高めるた... [more] DC2017-78
pp.7-12
DC 2018-02-20
11:40
東京 機械振興会館 kサイクルテストに基づく有限状態機械のテスト生成法
木下湧矢細川利典日大)・藤原秀雄阪学院大DC2017-81
半導体集積技術の発達に伴い,VLSIの大規模化,複雑化が急速に進んでいる.これに伴い,効率の良い順序回路のテスト生成技術... [more] DC2017-81
pp.25-30
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2017-11-06
15:20
熊本 くまもと県民交流館パレア コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法
武田 俊細川利典山崎紘史日大)・吉村正義京都産大VLD2017-37 DC2017-43
近年, VLSIのテストコスト増大に伴い,DFT設計を用いたテストパターン数削減手法が重要視されている.特に, VLSI... [more] VLD2017-37 DC2017-43
pp.61-66
ET 2017-03-10
13:10
愛媛 新居浜工業高等専門学校 マイクロ操作を可視化するCPUシミュレータの開発と評価
原 慎也今井慈郎香川大ET2016-113
本稿では,アセンブリ言語プログラムの実行をシミュレーションし,レジスタトランスファレベルの構造や動作,すなわちマイクロ操... [more] ET2016-113
pp.111-116
DC 2016-02-17
14:50
東京 機械振興会館 テストパターン数削減のためのRTLテストポイント挿入法
大崎直也細川利典山崎紘史日大)・吉村正義京都産大DC2015-93
VLSIのテストコスト削減のため,テストポイント挿入を用いたテストパターン数削減法が提案されている.ゲートレベルにおける... [more] DC2015-93
pp.43-48
DC 2014-06-20
16:00
東京 機械振興会館 テスト環境生成結果を用いた階層テスト容易化バインディング法
西間木 淳細川利典日大)・藤原秀雄阪学院大DC2014-16
効率的な順序回路テスト生成法として機能レジスタ転送レベルの回路情報を利用した階層テスト生成法が提案されている.機能レジス... [more] DC2014-16
pp.39-44
VLD 2012-03-06
15:05
大分 ビーコンプラザ 動作レベル・レジスタ転送レベル混在設計記述向け高位合成手法
吉田浩章藤田昌宏東大/JSTVLD2011-128
高位合成技術を利用した設計手法では抽象度の高い動作レベル記述によって設計を行うため,高い生産性をもたらすことが可能である... [more] VLD2011-128
pp.49-54
VLD 2012-03-06
15:55
大分 ビーコンプラザ 論理合成ツールを用いた論理最適化におけるRTLフォールスパスの活用
三上雄大岩垣 剛市原英行井上智生広島市大VLD2011-130
回路には,パスとして存在するが信号伝搬が発生しないフォールスパスが多数存在する.本稿では,既知のレジスタ転送レベルフォー... [more] VLD2011-130
pp.61-66
VLD, CAS, SIP
(共催)
2008-06-27
09:40
北海道 北海道大学 高等教育機能開発センター 機能等価性情報を用いたRTL-GLパスマッピングの一手法
岩田大志大竹哲史藤原秀雄奈良先端大CAS2008-21 VLD2008-34 SIP2008-55
論理合成やテストの際,回路のフォールスパスの情報を用いることで論理合成時間の短縮,回路面積の削減,テスト生成時間の短縮,... [more] CAS2008-21 VLD2008-34 SIP2008-55
pp.13-18
RECONF, CPSY, VLD, IPSJ-SLDM
(共催)
2008-01-17
09:15
神奈川 慶應義塾大学日吉キャンパス レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法
遠藤哲弥大智 輝戸川 望柳澤政生大附辰夫早大VLD2007-119 CPSY2007-62 RECONF2007-65
近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.また単位面積あたりの総ゲート... [more] VLD2007-119 CPSY2007-62 RECONF2007-65
pp.7-12
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