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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
SCE 2019-01-23
13:30
東京 機械振興会館 単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた30GHzデータパスの開発
長岡一起名大)・畑中湧貴三菱電機)・松井裕一名大)・石田浩貴九大)・田中雅光佐野京佑山下太郎名大)・小野貴継井上弘士九大)・藤巻 朗名大SCE2018-30
我々はCMOSマイクロプロセッサを凌駕する高スループットを実現することを目的として、単一磁束量子(SFQ)マイクロプロセ... [more] SCE2018-30
pp.29-34
SCE 2017-08-09
14:35
愛知 名古屋大学(東山キャンパス) 単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた要素回路設計
畑中湧貴松井裕一田中雅光佐野京佑藤巻 朗名大)・石田浩貴小野貴継井上弘士九大SCE2017-17
我々は CMOS マイクロプロセッサの性能を凌駕することを最終目的とし、高スループットな単一磁束 量子(RSFQ)マイク... [more] SCE2017-17
pp.37-42
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-03
10:10
長崎 長崎県勤労福祉会館 ゲートレベルネットリストの脆弱性を表現する指標
大屋 優史 又華早大)・山下哲孝岡村利彦角尾幸保NEC)・柳澤政生戸川 望早大VLD2015-59 DC2015-55
近年チップの製造をサードパーティに外注するようになり,ハードウェアトロイが挿入される可能性が高まってきた.
本稿では,... [more]
VLD2015-59 DC2015-55
pp.141-146
VLD 2015-03-04
10:20
沖縄 沖縄県青年会館 ゲートレベルパイプライン型自己同期回路における順序回路の最適化
伊東 敦池田 誠東大VLD2014-177
微細化に伴いロバスト性の高い回路が求められており,我々の提案するDualパイプライン型自己同期回路はそれを解決しうると考... [more] VLD2014-177
pp.135-140
VLD 2015-03-04
13:25
沖縄 沖縄県青年会館 ゲートレベルネットリストを対象としたスコアに基づくハードウェアトロイ識別手法
大屋 優史 又華柳澤政生戸川 望早大VLD2014-182
近年,企業はデジタルICの製造コストを削減するために,チップの製造をサードパーティに外注するようになった.
サードパー... [more]
VLD2014-182
pp.165-170
RECONF, CPSY, VLD
(共催)
IPSJ-SLDM
(連催) [詳細]
2015-01-30
10:50
神奈川 慶應義塾大学 日吉キャンパス トロイネットの特徴に基づくハードウェアトロイ検出手法
大屋 優史 又華柳澤政生戸川 望早大VLD2014-137 CPSY2014-146 RECONF2014-70
近年,企業はチップの製造コストを削減するために,チップの製造をサードパーティに外注するようになった.
サードパーティが... [more]
VLD2014-137 CPSY2014-146 RECONF2014-70
pp.157-162
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2014-11-26
17:30
大分 ビーコンプラザ(別府国際コンベンションセンター) ハードウェアトロイに含まれるネットに着目したハードウェアトロイ検出手法
大屋 優史 又華柳澤政生戸川 望早大VLD2014-91 DC2014-45
近年チップの製造をサードパーティに外注するようになり,ハードウェアトロイが挿入される可能性が高まってきた.
特に設計段... [more]
VLD2014-91 DC2014-45
pp.135-140
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2014-11-28
10:05
大分 ビーコンプラザ(別府国際コンベンションセンター) ゲートレベルパイプライン型自己同期回路最適化の検討
伊東 敦池田 誠東大VLD2014-107 DC2014-61
微細化に伴いロバスト性の高い回路が求められており,我々の提案するDualパイプライン型自己同期回路はそれを解決しうると考... [more] VLD2014-107 DC2014-61
pp.233-238
VLD 2011-03-04
13:10
沖縄 沖縄県男女共同参画センター ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価
井上雅文東工大)・右近祐太高橋篤司阪大VLD2010-141
通常の同期式回路設計では,回路内で遅延エラーの発生を許容しないため,フリップフロップ間の信号伝搬遅延の最大値(最大遅延)... [more] VLD2010-141
pp.147-152
VLD, CAS, SIP
(共催)
2008-06-27
09:40
北海道 北海道大学 高等教育機能開発センター 機能等価性情報を用いたRTL-GLパスマッピングの一手法
岩田大志大竹哲史藤原秀雄奈良先端大CAS2008-21 VLD2008-34 SIP2008-55
論理合成やテストの際,回路のフォールスパスの情報を用いることで論理合成時間の短縮,回路面積の削減,テスト生成時間の短縮,... [more] CAS2008-21 VLD2008-34 SIP2008-55
pp.13-18
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