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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
VLD, IPSJ-SLDM
(連催)
2016-05-11
14:30
福岡 北九州国際会議場 DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法
寺田晃太朗柳澤政生戸川 望早大VLD2016-4
半導体の微細化に伴い,配線遅延が相対的に増大している問題が顕著化し,高位合成段階で配線遅延を考慮する必要がある.レジスタ... [more] VLD2016-4
pp.41-46
VLD 2016-03-01
15:10
沖縄 沖縄県青年会館 フロアプラン指向高位合成を用いたレジスタ分散型アーキテクチャ回路のFPGA実装
藤原晃一川村一志五十嵐啓太柳澤政生戸川 望早大VLD2015-127
近年,様々なアプリケーションに対しFPGAの利用が急速拡大するに伴って,FPGA向け高位合成の需要が高まっている.
F... [more]
VLD2015-127
pp.93-98
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2014-11-28
16:00
大分 ビーコンプラザ(別府国際コンベンションセンター) 遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法
萩尾勇太柳澤政生戸川 望早大VLD2014-103 DC2014-57
本稿では,遅延ばらつきの許容量を調整でき,なおかつレイテンシが増大しない範囲内で遅延ばらつき許容量を最大化するRDRアー... [more] VLD2014-103 DC2014-57
pp.209-214
VLD, CPSY, RECONF, IPSJ-SLDM
(共催)
2009-01-29
17:00
神奈川 慶応義塾大学(日吉) フロアプランを考慮した高位合成のための高速なモジュール配置手法
佐藤 亘大智 輝戸川 望柳澤政生大附辰夫早大VLD2008-107 CPSY2008-69 RECONF2008-71
近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.そのため,高位合成の段階にお... [more] VLD2008-107 CPSY2008-69 RECONF2008-71
pp.93-98
VLD, DC, IPSJ-SLDM
(共催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2008-11-19
10:25
福岡 北九州学術研究都市 レジスタ分散型アーキテクチャを対象としたフロアプラン指向高位合成のためのマルチプレクサ削減手法
遠藤哲弥大智 輝戸川 望柳澤政生大附辰夫早大VLD2008-84 DC2008-52
リソース共有型の高位合成において,バインディング結果として演算器やレジスタの入力側にマルチプレクサが挿入される.マルチプ... [more] VLD2008-84 DC2008-52
pp.145-150
RECONF, CPSY, VLD, IPSJ-SLDM
(共催)
2008-01-17
09:15
神奈川 慶應義塾大学日吉キャンパス レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法
遠藤哲弥大智 輝戸川 望柳澤政生大附辰夫早大VLD2007-119 CPSY2007-62 RECONF2007-65
近年のLSI設計プロセスの微細化に伴い,配線遅延がゲート遅延に対し相対的に増加してきている.また単位面積あたりの総ゲート... [more] VLD2007-119 CPSY2007-62 RECONF2007-65
pp.7-12
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