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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
HWS, VLD
(共催) [詳細]
2020-03-06
13:00
沖縄 沖縄県青年会館
(開催中止,技報発行あり)
順序回路への故障注入に起因した不均一な頻度分布を持つ誤り出力を用いた故障利用解析
岡本拓実藤本大介奈良先端大)・崎山一男李 陽電通大)・林 優一奈良先端大VLD2019-128 HWS2019-101
暗号モジュールに対する故障利用解析は、故障注入とそれに伴い生ずる誤り出力の解析からなる。故障注入法としてクロックグリッチ... [more] VLD2019-128 HWS2019-101
pp.197-201
SCE 2020-01-17
13:15
神奈川 横浜市開港記念会館 [ポスター講演]Methodology for Automating Data Feedback Circuit Synthesis for a 4- bit Counter in Adiabatic Quantum-Flux-Parametron Logic
Ro SaitoYNU)・Christopher L. AyalaOlivia ChenYNU IAS)・Tomoyuki TanakaTomohiro TamuraNobuyuki YoshikawaYNUSCE2019-58
 [more] SCE2019-58
pp.117-119
DC 2018-02-20
11:40
東京 機械振興会館 kサイクルテストに基づく有限状態機械のテスト生成法
木下湧矢細川利典日大)・藤原秀雄阪学院大DC2017-81
半導体集積技術の発達に伴い,VLSIの大規模化,複雑化が急速に進んでいる.これに伴い,効率の良い順序回路のテスト生成技術... [more] DC2017-81
pp.25-30
DC 2017-02-21
14:25
東京 機械振興会館 到達不能状態を用いたSATベース順序回路のテスト不能故障判定法
二関森人細川利典日大)・吉村正義京都産大)・新井雅之日大)・四柳浩之橋爪正樹徳島大DC2016-79
スキャン設計回路は,ハードウェアオーバヘッドやテスト実行時間の増加が課題として挙げられている.上述の課題を解決するために... [more] DC2016-79
pp.29-34
DC 2016-06-20
15:15
東京 機械振興会館 テスト容易化機能的時間展開モデル生成のためのテスト容易化バインディング法
佐藤 護細川利典増田哲也西間木 淳日大)・藤原秀雄阪学院大DC2016-14
データパスを対象とした効率的なテスト生成手法として,テスト容易化機能的時間展開モデルを用いたテスト生成法が提案されている... [more] DC2016-14
pp.25-30
NLP 2016-03-24
13:25
京都 京都産業大学 非同期セルオートマトン神経系モデルによるボルツマンマシンの実装
松原 崇上原邦昭神戸大NLP2015-143
Deep Boltzmann Machineなど確率的な挙動を含む人工ニューラルネットワークが,様々なベンチマークにおい... [more] NLP2015-143
pp.7-10
VLD, IPSJ-SLDM
(連催)
2015-05-14
11:35
福岡 北九州国際会議場 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法
後藤智哉樋口耕平柳澤政生木村晋二早大VLD2015-4
近年LSIの動的電力を削減する手法としてクロックゲーティングが利用されている.
クロックゲーティングは商用ツールによる... [more]
VLD2015-4
pp.31-36
MW
(第二種研究会)
2014-11-26
- 2014-11-28
海外 KMITL, Bangkok, Thailand Proposal of Sequentially Switched Antenna Array Receiver on High Speed Vehicles Entrance
Satoru AikawaRyosuke BabaShinichiro YamamotoUniv. of Hyogo)・Satoshi TsukamotoJulian WebberMasayuki AriyoshiATR
The traffics from many smartphones in a bullet train are inc... [more]
MW
(第二種研究会)
2014-11-26
- 2014-11-28
海外 KMITL, Bangkok, Thailand A Study of Combine Effect to Multiple Elements in Sequentially Switched Antenna Array Receiver
Ryosuke BabaShinichiro YamamotoSatoru AikawaUniv. of Hyogo)・Satoshi TsukamotoJulian WebberMasayuki AriyoshiATR
The traffics from many smartphones in a bullet train are inc... [more]
CS 2014-11-07
11:00
北海道 知床(北海道) 連続切換型アレーアンテナ中の複数アンテナ合成の検討
馬場亮輔山本真一郎相河 聡兵庫県立大)・塚本悟司ウェバー ジュリアン有吉正行ATRCS2014-72
近年,スマートフォンなどの携帯端末が普及しており,列車内に多数の端末が高密度で存在している.端末の増加に伴い公衆無線LA... [more] CS2014-72
pp.111-115
DC 2014-06-20
16:25
東京 機械振興会館 機能的k時間展開モデルのテスト容易性評価
増田哲也西間木 淳細川利典日大)・藤原秀雄阪学院大DC2014-17
データパスを対象とした効率的なテスト生成手法として,機能的k時間展開モデルを用いたテスト生成法が提案されている.機能的k... [more] DC2014-17
pp.45-50
DC 2013-06-21
13:45
東京 機械振興会館 データパス回路の機能的k時間展開モデル生成のためのコントローラ拡大法
兒玉雄佑西間木 淳増田哲也細川利典日大)・藤原秀雄阪学院大DC2013-10
近年,LSIの設計生産性の向上とテストコスト削減のため,動作合成においてデータパスのテスト容易化合成が提案されている.提... [more] DC2013-10
pp.1-6
NLP 2012-01-24
09:45
福島 會津稽古堂 非同期順序回路内有毛細胞モデルとその応答特性
石本裕典鳥飼弘幸阪大NLP2011-135
哺乳類の内耳では,音波を受けた基底膜が振動し,内有毛細胞の電位が変化することで機械的刺激を電気的エネルギーに変換している... [more] NLP2011-135
pp.63-68
DC, CPSY
(共催)
2011-04-12
13:00
東京 首都大学東京秋葉原サテライトキャンパス 同時多重に発生する過渡故障に耐性を持つ順序回路の提案と評価
福本 聡・○今井健太小日向秀雄新井雅之首都大東京CPSY2011-1 DC2011-1
著者らの研究グループが提案したレジスタ二重化による順序回路高信頼化手法の拡張について検討する.レジスタの三重化によって,... [more] CPSY2011-1 DC2011-1
pp.1-4
DC 2011-02-14
14:10
東京 機械振興会館 機能的時間展開モデルを用いたデータパス回路のテスト生成法
早川鉄平細川利典日大)・吉村正義九大DC2010-65
近年,より抽象度の高い動作記述を用いて大規模集積回路の設計が行われている.動作記述から動作合成を用いて生成されるレジスタ... [more] DC2010-65
pp.39-44
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2010-12-01
11:25
福岡 九州大学医学部百年講堂 動作記述を用いた順序テスト生成およびテスト容易化バインディング
井上諒一藤原浩顕細川利典日大)・藤原秀雄奈良先端大VLD2010-76 DC2010-43
順序回路に対して多くのテスト生成アルゴリズムが提案されているが,組合せ回路に対するテスト生成と比べ困難な問題であり,現実... [more] VLD2010-76 DC2010-43
pp.143-148
VLD, IPSJ-SLDM
(連催)
2010-05-19
16:10
福岡 北九州国際会議場 順序回路のソフトエラー耐性評価における高精度な近似評価手法
城林直樹赤峰悠介吉村正義松永裕介九大VLD2010-2
ソフトエラー耐性を考慮した論理回路の設計においてソフトエラー耐性評価手法
が必要となる.順序回路における評価手法の1... [more]
VLD2010-2
pp.25-30
VLD, IPSJ-SLDM
(連催)
2010-05-19
16:35
福岡 北九州国際会議場 有限状態機械の分割に基づく定常状態確率の近似計算手法
長谷川 創赤峰悠介吉村正義松永裕介九大VLD2010-3
順序回路のソフトエラー耐性を評価する手法の一つとして,マルコフモデルを用いて状態遷移の振る舞いを解析し評価する手法が提案... [more] VLD2010-3
pp.31-36
VLD 2010-03-12
13:55
沖縄 沖縄県男女共同参画センター 順序回路のソフトエラー耐性評価手法の状態数削減による高速化
赤峰悠介吉村正義松永裕介九大VLD2009-126
ソフトエラー耐性を考慮した論理回路の設計では,ソフトエラー耐性評価手法が必要となる.著者らは,順序回路を対象とした評価手... [more] VLD2009-126
pp.163-168
ED, SDM
(共催)
2010-02-23
10:35
沖縄 沖縄県青年会館 ラップゲート制御GaAsナノワイヤ3分岐接合を用いた順序回路の試作
柴田 啓中田大輔白鳥悠太北大)・葛西誠也北大/JSTED2009-207 SDM2009-204
ゲート制御したナノワイヤ3分岐接合(TBJ)集積による新しい順序回路について述べる。TBJは3本のナノワイヤを接合しただ... [more] ED2009-207 SDM2009-204
pp.65-70
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