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すべての研究会開催スケジュール (検索条件: すべての年度)
| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| EMM, BioX, ISEC, SITE, ICSS, HWS (共催) IPSJ-CSEC, IPSJ-SPT (連催) (連催) [詳細] |
2023-07-25 13:20 |
北海道 | 北海道自治労会館 | ［招待講演］コスト効率が良くセキュアな暗号 ○川村信一（産総研/東芝）  ISEC2023-35 SITE2023-29 BioX2023-38 HWS2023-35 ICSS2023-32 EMM2023-35 |
IEEEにてFellowメンバーへの昇格が認められたことより、HWS研究会から招待講演の依頼を受けたもの。講演では、Fe... [more] | ISEC2023-35 SITE2023-29 BioX2023-38 HWS2023-35 ICSS2023-32 EMM2023-35 pp.141-146 |
| HWS | 2023-04-14 13:45 |
大分 | 湯布院公民館 （ハイブリッド開催，主：現地開催，副：オンライン開催） |
剰余乗算器からのサイドチャネル情報漏洩においてRNSを用いた実装の並列数が与える影響に関する基礎検討 ○藤本大介・芳賀陸雄・林 優一（奈良先端大） HWS2023-2 |
公開鍵暗号においてエネルギー効率が良い実装としてResidue Number System (RNS)を用いたハードウェ... [more] | HWS2023-2 pp.6-8 |
| RECONF, VLD, CPSY (共催) IPSJ-ARC, IPSJ-SLDM (共催) (連催) [詳細] |
2022-01-24 09:55 |
ONLINE | オンライン開催 | SD数を用いた法集合{2^k,2^n+1,2^n-1}の剰余数系逆変換回路の研究 ○森井貴大・田中勇樹・魏 書剛（群馬大） VLD2021-50 CPSY2021-19 RECONF2021-58 |
本研究では，法集合${2^k,2^n+1,2^n-1}$ の剰余数系において，剰余数を重み数へ変換する逆変換回路を提案す... [more] | VLD2021-50 CPSY2021-19 RECONF2021-58 pp.7-12 |
| SDM, ICD (共催) ITE-IST (連催) [詳細] |
2021-08-18 13:45 |
ONLINE | オンライン開催 | シリアル-パラレル形モンゴメリ乗算器の性能評価 ○壷内博幸・金城光永・島袋勝彦（琉球大） SDM2021-40 ICD2021-11 |
高速演算が可能な剰余数系ではモジュロ演算を行う必要がある．一方，乗算剰余算として，時間のかかる除算を行わず加減算, 乗算... [more] | SDM2021-40 ICD2021-11 pp.54-57 |
| HWS | 2021-04-12 14:15 |
東京 | 東京大学 武田先端知ビル（武田ホール）/オンライン開催 （ハイブリッド開催，主：現地開催，副：オンライン開催） |
RNS表現における除数固定の除算アルゴリズムの提案 ○川村信一（産総研/東芝）・駒野雄一（東芝） HWS2021-7 |
近年公開鍵暗号の実装を応用先のひとつとして整数表現法であるRNS (Residue Number System)が研究さ... [more] | HWS2021-7 pp.27-32 |
| HWS, ICD (共催) [詳細] |
2019-11-01 14:15 |
大阪 | DNPなんばSSビル | 剰余数系を用いた同種写像暗号ハードウェアアーキテクチャの設計に関する検討 ○船越秀隼・上野 嶺・本間尚文（東北大） HWS2019-60 ICD2019-21 |
本稿では同種写像暗号の高効率ハードウェアアーキテクチャの設計を示す．提案アーキテクチャでは，同種写像暗号の計算の大部分を... [more] | HWS2019-60 ICD2019-21 pp.19-24 |
| ISEC, SITE, ICSS, EMM, HWS, BioX (共催) IPSJ-CSEC, IPSJ-SPT (共催) (連催) [詳細] |
2019-07-24 13:45 |
高知 | 高知工科大学 | 高位設計フローにベイズ最適化法を応用した設計空間探索 ○中山亮平（東大）・粟野皓光（阪大）・池田 誠（東大） ISEC2019-57 SITE2019-51 BioX2019-49 HWS2019-52 ICSS2019-55 EMM2019-60 |
回路規模がますます増大する昨今において，記述の抽象度が低いハードウェア設計言語ではなく，抽象度の高い高級プログラミング言... [more] | ISEC2019-57 SITE2019-51 BioX2019-49 HWS2019-52 ICSS2019-55 EMM2019-60 pp.369-374 |
| CPSY, RECONF, VLD (共催) IPSJ-SLDM, IPSJ-ARC (共催) (連催) [詳細] |
2017-01-24 17:20 |
神奈川 | 慶大日吉キャンパス | 新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用 ○石川和誠・田中勇樹・魏 書剛（群馬大） VLD2016-92 CPSY2016-128 RECONF2016-73 |
本研究では，長い語長を有する剰余算術演算のため，SD(Signed-Digit)数を用いた新しい剰余加算アルゴリズムを提... [more] | VLD2016-92 CPSY2016-128 RECONF2016-73 pp.147-152 |
| RECONF | 2015-06-20 10:45 |
京都 | 京都大学 | Nested RNSを用いた深層畳込みニューラルネットワークに関して ○中原啓貴（愛媛大）・笹尾 勤（明大） RECONF2015-17 |
画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク~(DCNN: Deep Convolutional... [more] | RECONF2015-17 pp.91-96 |
| CPSY, VLD, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2013-01-16 14:10 |
神奈川 | 慶応義塾大学 日吉キャンパス | SD数の2値符号化による算術演算回路の最適化設計と性能評価 ○小林拓矢・茂木和弘・魏 書剛（群馬大） VLD2012-114 CPSY2012-63 RECONF2012-68 |
冗長な数表現を持つSD（Signed-Digit）数の一つである冗長2進表現をディジタル回路に用いるには，各桁で用いられ... [more] | VLD2012-114 CPSY2012-63 RECONF2012-68 pp.39-44 |
| CPSY, VLD, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2013-01-16 14:35 |
神奈川 | 慶応義塾大学 日吉キャンパス | SD数演算を用いたRSA暗号処理回路の設計と性能評価 ○浅岡隼一・田中勇樹・魏 書剛（群馬大） VLD2012-115 CPSY2012-64 RECONF2012-69 |
RSA暗号処理は，極めて長い語長のべき乗剰余演算に多くの時間が費やされてしまうため，暗号処理の高速化が重要な問題となる．... [more] | VLD2012-115 CPSY2012-64 RECONF2012-69 pp.45-50 |
| VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2012-01-26 10:50 |
神奈川 | 慶応義塾大学 日吉キャンパス | SD数演算を用いた剰余数系－重み数系変換アルゴリズム ○新井聖哉・田中勇樹・魏 書剛（群馬大） VLD2011-110 CPSY2011-73 RECONF2011-69 |
剰余数系は，並列で処理を行うことにより高速な演算を可能にするが，非重み数系であるため，重み数系への出力には変換が必要とな... [more] | VLD2011-110 CPSY2011-73 RECONF2011-69 pp.111-116 |
| RECONF, VLD, CPSY (共催) IPSJ-SLDM (連催) [詳細] |
2011-01-17 15:45 |
神奈川 | 慶應義塾大学日吉キャンパス | 最小SD数表現を用いた剰余演算とFIRフィルタ回路への応用 ○陳 睿・田中勇樹・魏 書剛（群馬大） VLD2010-96 CPSY2010-51 RECONF2010-65 |
2進signed-digit (SD)数を用いた剰余演算が提案されている。従来の2進数を用いた剰余演算に比べて、演算速度... [more] | VLD2010-96 CPSY2010-51 RECONF2010-65 pp.75-80 |
| VLD, CPSY, RECONF (共催) IPSJ-SLDM (連催) [詳細] |
2010-01-26 15:55 |
神奈川 | 慶應義塾大学日吉キャンパス | SD数演算を用いた剰余数系-2進数系変換アルゴリズム ○姜 長雋・魏 書剛（群馬大） VLD2009-80 CPSY2009-62 RECONF2009-65 |
SD(Signed-Digit)数演算を剰余数演算に導入することにより、剰余数系における算術演算が高速に行われる。本論文... [more] | VLD2009-80 CPSY2009-62 RECONF2009-65 pp.71-76 |
| DC | 2009-02-16 11:30 |
東京 | 機械振興会館 | 算盤アーキテクチャを用いた10進加算器とその剰余演算への応用 ○飯島唯仁・魏 書剛（群馬大） DC2008-71 |
従来、10進数を計算機上で扱うときは、BCD数表現が用いられる。それはBCD数を用いることによって、10進数の演算回路を... [more] | DC2008-71 pp.19-23 |
| VLD, CPSY, RECONF, IPSJ-SLDM (共催) |
2007-01-17 14:50 |
東京 | 慶応大学（日吉） | SD数剰余加算を用いた剰余除算回路の構成 ○賈 鵬・魏 書剛（群馬大） |
本稿では、剰余除算を高速に行うため、SD(Signed-Digit)数表現を用いた剰余 数加算を導入する。まず、２進数... [more] |
VLD2006-88 CPSY2006-59 RECONF2006-59 pp.19-24 |
| CPSY, VLD, IPSJ-SLDM (共催) |
2005-01-26 17:20 |
神奈川 | 慶應義塾大学 日吉キャンパス | SD数演算を用いた剰余数系ー重み数系変換回路 ○小川由真・陳 土爽清・魏 書剛（群馬大） |
SD（Signed-Digit）数演算を剰余数演算に導入することにより、剰余数系にお ける算術演算が高速に行われる。特... [more] |
VLD2004-123 CPSY2004-89 pp.79-84 |
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