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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
SCE 2019-10-10
10:25
宮城 東北大学・電気通信研究所 断熱的量子磁束パラメトロン16-bit桁上げ先読み加算器の誤動作原因の解析
田中智之アヤラ クリストファーチェン オリビア齋藤蕗生吉川信行横浜国大SCE2019-27
エネルギー効率の良い超伝導回路の一つに断熱量子磁束パラメトロン回路 (AQFP) がある。大規模なAQFP回路の動作実証... [more] SCE2019-27
pp.27-30
VLD 2017-03-03
11:20
沖縄 沖縄県青年会館 シミュレーテッド・アニーリングを利用した並列プレフィックス加算器の構成
本 敬之金子峰雄北陸先端大VLD2016-127
並列プレフィックス加算器は回路段数がビット長の対数オーダーでおさえることが可能である一方、多数のプレフィックスツリー構造... [more] VLD2016-127
pp.139-144
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB
(併催)
(連催) [詳細]
2011-03-18
11:20
沖縄 宮古島マリンターミナル(まりんぴあ宮古) 遅延制約下におけるテスト容易な並列加算器の設計手法
藤井真一名大)・高木直史京大CPSY2010-75 DC2010-74
近年,VLSI設計技術及び製造技術の発展により,VSLIチップ上に集積される回路が大規模化し,それに伴いテスト(故障検査... [more] CPSY2010-75 DC2010-74
pp.57-62
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB, IPSJ-UBI, IPSJ-MBL
(併催)
(連催) [詳細]
2010-03-28
14:35
東京 八丈シーパークリゾート テスト容易な並列プレフィックス加算器の自動合成手法の検討
藤井真一高木直史名大CPSY2009-93 DC2009-90
これまで,並列プレフィックス加算器の自動合成手法がさまざま提案されている.これらの研究では,合成時の制約として主に回路の... [more] CPSY2009-93 DC2009-90
pp.489-493
DC 2009-06-19
10:20
東京 機械振興会館 テスト容易な並列プレフィックス加算器の設計手法
鈴木秀俊高木直史名大DC2009-10
並列プレフィックス加算器をテスト容易化する設計手法を提案する.並列プレフィクス加算器は,最下位から各桁までの桁上げ生成条... [more] DC2009-10
pp.1-6
CAS, SIP, VLD
(共催)
2007-06-22
13:20
北海道 北海道東海大学 札幌キャンパス マルチメディアホール 並列プレフィックス加算器を用いた算術演算モジュールの自動生成
渡邉裕樹本間尚文青木孝文東北大)・樋口龍雄東北工大CAS2007-27 VLD2007-43 SIP2007-57
本稿では,並列プレフィックス加算器を用いた演算器モジュールジェネレータについて述べる.提案するシステムは,演算器内部の並... [more] CAS2007-27 VLD2007-43 SIP2007-57
pp.49-54
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