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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2018-12-06
13:00
広島 サテライトキャンパスひろしま TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減
平井智士四柳浩之橋爪正樹徳島大VLD2018-56 DC2018-42
ICの新たな集積方法として,TSV(Through-Silicon-Via)を用いた3次元積層技術が注目されている.
... [more]
VLD2018-56 DC2018-42
pp.119-124
DC 2018-02-20
10:35
東京 機械振興会館 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減
平井智士四柳浩之橋爪正樹徳島大DC2017-79
3次元積層ICにおけるダイ間配線の新しい実装方法として,TSV(Through-Silicon-Via)が注目されている... [more] DC2017-79
pp.13-18
DC 2017-02-21
16:35
東京 機械振興会館 三次元積層ICのTSV相互接続の評価容易化設計DFE ~ アナログバウンダリスキャンによる接続抵抗評価 ~
亀山修一愛媛大/富士通)・王 森レイ高橋 寛愛媛大DC2016-83
本稿では製品の品質評価のための回路をLSIやボードに組込む設計手法,評価容易化設計(Design for Evaluat... [more] DC2016-83
pp.53-58
DC 2014-02-10
09:25
東京 機械振興会館 TDC組込み型バウンダリスキャン回路による遅延検出能力評価
櫻井浩希四柳浩之橋爪正樹徳島大DC2013-80
ディープサブミクロン(DSM)ICでは,抵抗性ショート欠陥やオープン欠陥が従来の縮退故障の振る舞いをせず,遅延として現れ... [more] DC2013-80
pp.7-12
DC 2013-06-21
16:00
東京 機械振興会館 バウンダリスキャンと組み込み再構成可能ハードウェアを用いたSOCのオンラインインターコネクトテスト法
加藤健太郎鶴岡高専DC2013-14
本研究ではバウンダリスキャンと組み込み再構成可能ハードウェアを用いたSOCのオンラインインターコネクトテスト法を提案する... [more] DC2013-14
pp.25-29
DC 2012-02-13
14:00
東京 機械振興会館 バウンダリスキャンテストにおける新たな課題 ~ 相互接続テスト中にIC内部で発生している問題の考察 ~
亀山修一富士通/愛媛大)・馬場雅之富士通)・樋上喜信高橋 寛愛媛大DC2011-81
エレクトロニクス製品の小型高機能化に伴い実装プリント板の高密度化が増々進んでおり,実装不良を容易に検出できるバウンダリス... [more] DC2011-81
pp.31-35
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