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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
ICD 2017-04-20
10:35
東京 機械振興会館 [依頼講演]2Xnm世代以降のトランジスタに向けた,高速且つ低消費電力動作する不揮発性STT-MRAM用MTJ素子の開発
才田大輔柏田沙織矢ヶ部恵弥大坊忠臣伊藤順一野口紘希東芝)・安部恵子東芝R&D)・藤田 忍東芝)・福本三芳三輪真嗣鈴木義茂阪大
 [more] ICD2017-2
pp.5-9
SDM 2016-01-28
15:20
東京 機械振興会館 [招待講演]次世代垂直磁化MTJを用いた高速・低消費電力のキャッシュメモリ階層技術を持つノーマリーオフプロセッサ
池上一隆野口紘希高谷 聡鎌田親義天野 実安部恵子櫛田桂一北川英二落合隆夫下村尚治才田大輔川澄 篤原 浩幸伊藤順一藤田 忍東芝
MTJをキャッシュメモリに応用することで、プロセッサの消費電力を大幅に低減することが期待されている。しかし、10 ns以... [more] SDM2015-126
pp.27-30
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-03
10:50
長崎 長崎県勤労福祉会館 DVFS下のL1 High Power/Low Powerキャッシュ切替による消費エネルギー削減
齋藤 郁小林良太郎豊橋技科大)・嶋田 創名大
キャッシュメモリは,CPUとメインメモリのアクセス速度の差を埋めるために用いられ,昨今のCPUを構成する上で必要不可欠な... [more] CPSY2015-72
pp.63-68
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-03
14:10
長崎 長崎県勤労福祉会館 キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索
後藤潤哉石浦菜岐佐関西学院大
本稿では, プログラムの基本ブロックの前にキャッシュブロックサイズよりも細かい単位でオフセットを挿入することにより, 命... [more] VLD2015-74 DC2015-70
pp.237-241
DC, CPSY
(共催)
2015-04-17
13:00
東京 明治大学中野キャンパス 高層棟3F, 312教室 グラフ処理向けCGRA in Cacheの提案
竹内昌平TRAN Thi Hong高前田伸也中島康彦奈良先端大
近年,グラフ処理の高速化や低電力化を目的としたCGRAが提案されている.しかし,CGRAは汎用プロセッサとは別にバスを介... [more] CPSY2015-7 DC2015-7
pp.37-41
SDM 2015-01-27
14:50
東京 機械振興会館 [招待講演]次世代垂直磁化MTJと非対称磁場補正技術を用いたキャッシュメモリ向け低電力高密度STT-MRAM
池上一隆野口紘希鎌田親義天野 実安部恵子櫛田桂一落合隆夫下村尚治板井翔吾才田大輔田中千加川澄 篤原 浩幸伊藤順一藤田 忍東芝
近年のプロセッサにおける性能向上はキャッシュメモリの増大に頼っている。しかしながら、従来のキャッシュメモリでは、SRAM... [more] SDM2014-142
pp.29-32
MRIS, ITE-MMS
(連催)
2014-10-03
09:30
新潟 柏崎エネルギーホール、新潟 携帯端末のキャッシュメモリ用途を目指した垂直磁化MTJの開発
才田大輔下村尚治北川英二鎌田親義矢ヶ部 恵大沢裕一藤田 忍伊藤順一東芝
東芝では,スマートフォン等の携帯機器に搭載されているL2, L3キャッシュメモリにSTT-MRAMを用いることで,SRA... [more] MR2014-18
pp.27-31
CPSY 2012-10-12
16:20
広島 広島大学 グラフ解析ワークロードのキャッシュ適合性
田邊 昇東芝)・冨森苑子高田雅美城 和貴奈良女子大
Graph500ベンチマークはビッグデータ解析のベンチマークとも言われており,近年注目を集めている.本報告ではGraph... [more] CPSY2012-42
pp.67-72
KBSE, SS
(共催)
2012-07-28
14:20
北海道 公立はこだて未来大学 配列の次元を考慮した大域ロード命令集約
澄川靖信滝本宗宏東京理科大
現在のプロセッサは,プロセッサの演算速度に比べて低速なメモリと,メモリより高速なキャッシュメモリを備えていることが多い.... [more] SS2012-29 KBSE2012-31
pp.115-119
ICD, IE, SIP
(共催)
IPSJ-SLDM
(連催) [詳細]
2011-10-25
15:05
宮城 一の坊(仙台) キャッシュウェイ割り当てとコード配置の同時最適化によるメモリアクセスエネルギーの削減
高田純司九大)・石原 亨京大)・井上弘士九大
本稿ではシングルコアプロセッサで実行されるマルチタスクにおいて,キャッシュウェイの割り当てとコード配置を同時に最適化する... [more] SIP2011-76 ICD2011-79 IE2011-75
pp.89-94
VLD 2011-03-02
14:00
沖縄 沖縄県男女共同参画センター 柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法
多和田雅師柳澤政生大附辰夫戸川 望早大
通常,多階層キャッシュにおいてL1キャッシュは置換ポリシとしてLRUを持つが,下位階層のキャッシュの置換ポリシはハードウ... [more] VLD2010-118
pp.13-18
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2010-11-30
09:30
福岡 九州大学医学部百年講堂 FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化
多和田雅師柳澤政生大附辰夫戸川 望早大
一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する.組込みシステムでは対象とするア... [more] VLD2010-64 DC2010-31
pp.55-60
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB, IPSJ-UBI, IPSJ-MBL
(併催)
(連催) [詳細]
2010-03-27
14:50
東京 八丈シーパークリゾート タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの定量的評価
芹澤光範豊橋技科大)・杉原 真豊橋技科大/JST
現在のコンピュータシステムにおいて,高速な処理を行うためのキャッシュメモリの導入及び,複数のタスクを切り替えながら実行す... [more] CPSY2009-85 DC2009-82
pp.303-308
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2009-12-02
16:00
高知 高知市文化プラザ 2階層キャッシュメモリにおけるシミュレーションベースのバス幅最適化手法
渡辺信太戸川 望柳澤政生大附辰夫早大
本稿では組み込みアプリケーションを対象とし,2階層キャッシュメモリにおけるバス幅とキャッシュ構成のシミュレーションベース... [more] VLD2009-48 DC2009-35
pp.43-48
DC, CPSY, IPSJ-SLDM, IPSJ-EMB
(共催)
2009-03-05
15:15
新潟 佐渡島開発総合センター Non-uniform Selective Way Cacheの動的制御による組込みプロセッサの省エネルギー化
石飛百合子石原 亨安浦寛人九大
本稿はNon-uniform Selective Way Cache(NSWC)の動的ウェイ切り替えによる組
込みプロ... [more]
CPSY2008-90 DC2008-81
pp.13-18
DC, CPSY, IPSJ-SLDM, IPSJ-EMB
(共催)
2009-03-05
15:45
新潟 佐渡島開発総合センター シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ
山口誠一朗石原 亨安浦寛人九大
組込みプロセッサのメモリサブシステムの消費エネルギーを削減するために,プロセッサコアとL1キャッシュメモリ(以下,キャッ... [more] CPSY2008-91 DC2008-82
pp.19-24
ICD, IPSJ-ARC
(共催)
2008-05-14
17:30
東京 日立中央研究所 チップマルチプロセッサにおけるメモリ負荷変動の定量的解析
山口光章井上弘士村上和彰九大
複数コアを1 チップに搭載するチップマルチプロセッサ(CMP) が注目されている.CMP では,チップ内並列処理により高... [more] ICD2008-37
pp.111-116
VLD, ICD
(共催)
2008-03-05
13:25
沖縄 沖縄県男女共同参画センター ヘテロジーニアスマルチプロセッサのソフトエラー脆弱性を低減するタスクスケジューリング技術
杉原 真豊橋技科大/JST
短期間で,かつ低コストに組込みシステムを開発する設計パラダイムとして,
ヘテロジーニアスマルチプロセッサ(HMP: H... [more]
VLD2007-138 ICD2007-161
pp.7-12
ICD, IPSJ-ARC
(共催)
2007-05-31
13:15
神奈川 株式会社富士通研究所 岡田記念ホール チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析
福本尚人三原智伸井上弘士村上和彰九大
複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている.CMPは,複数コアで並列処理することで高い... [more] ICD2007-20
pp.19-24
SIP, ICD, IE, IPSJ-SLDM
(共催)
2005-10-20
15:30
宮城 作並温泉一の坊 キャッシュ内蔵SDRAMのレイテンシを短縮できるメモリコントローラの提案
三浦誓士秋山 悟日立
キャッシュ内蔵SDRAMのレイテンシを短縮するメモリコントローラを提案した。本コントローラはアドレスアライメント制御ブロ... [more] SIP2005-110 ICD2005-129 IE2005-74
pp.89-93
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