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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
DC 2018-02-20
14:25
東京 機械振興会館 A Golden-Free Hardware Trojan Detection Technique Considering Intra-Die Variation
Fakir Sharif HossainTomokazu YonedaMichihiro ShintaniMichiko InoueNAIST)・Alex OrailogluUniv. of California, San Diego
High detection sensitivity in the presence of process variat... [more] DC2017-84
pp.43-48
VLD, DC
(共催)
CPM, ICD, IE
(共催)
CPSY, RECONF
(併催) [詳細]
2016-11-30
11:45
大阪 立命館大学大阪いばらきキャンパス A Golden-IC Free Clock Tree Driven Authentication Approach for Hardware Trojan Detection
Fakir Sharif HossainTomokazu YonedaMichiko InoueNAIST)・Alex OrailogluUCSD
 [more] VLD2016-67 DC2016-61
pp.135-140
DC 2016-02-17
11:55
東京 機械振興会館 ゼロ遅延論理シミュレーションに基づく遅延故障インジェクション環境
川崎真司米田友和大和勇太井上美智子奈良先端大
故障インジェクションとは,故障が発生した回路の振る舞いを再現するための技術であり,ソフトエラーの影響解析などの目的で使用... [more] DC2015-90
pp.25-30
DC 2016-02-17
14:25
東京 機械振興会館 重み付きランダムパターンとリシードを組み合わせた組込み自己テスト手法
里中沙矢香米田友和大和勇太井上美智子奈良先端大
テストコスト削減の一手法として組込み自己テスト(Built-In Self Test, BIST) が幅広く用いられてい... [more] DC2015-92
pp.37-42
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-01
12:45
長崎 長崎県勤労福祉会館 Scan Segmentation Approach to Magnify Detection Sensitivity for Tiny Hardware Trojan
Fakir Sharif HossainTomokazu YonedaMichiko InoueNAIST
 [more] VLD2015-38 DC2015-34
pp.1-6
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-01
13:50
長崎 長崎県勤労福祉会館 メモリの隣接パタン依存故障テストに対するバックグラウンド列の生成
上岡真也米田友和大和勇太井上美智子奈良先端大
メモリセルの隣接パタン依存故障 (Neighborhoodpatternsensitivefaults : NPSF) ... [more] VLD2015-40 DC2015-36
pp.19-24
DC 2014-12-19
14:15
富山 高岡テクノドーム Reliability of ECC-based Memory Architectures with Online Self-repair Capabilities
Gian MayugaYuta YamatoTomokazu YonedaNAIST)・Yasuo SatoKyutech)・Michiko InoueNAIST
 [more] DC2014-70
pp.19-24
DC 2013-12-13
13:00
石川 和倉温泉観光会館 FPGA向けアプリケーション依存テストのための効率的なスキャンBISTアーキテクチャ
伊藤渓太米田友和大和勇太畠山一実井上美智子奈良先端大
本論文では,FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する.
提... [more]
DC2013-68
pp.1-6
DC 2013-02-13
16:40
東京 機械振興会館 フィールドでの組込み自己テストにおける不定値処理に関するデータ量の削減手法
吉見優太奈良先端大)・畠山一実大和勇太米田友和井上美智子奈良先端大/JST
圧縮テストを行う際に発生する不定値は圧縮効率やテスト品質に悪影響を及ぼすため,その処理手法について盛んに研究が行われてい... [more] DC2012-90
pp.61-66
DC 2012-06-22
16:10
東京 機械振興会館 On Per-Cell Dynamic IR-Drop Estimation in At-Speed Scan Testing
Yuta YamatoTomokazu YonedaKazumi HatayamaMichiko InoueNAIST
 [more] DC2012-15
pp.39-44
DC 2012-02-13
15:55
東京 機械振興会館 フィールドにおける劣化検知のための動的テストスケジューリング
森永洋介奈良先端大)・米田友和奈良先端大/JST)・李 賢彬Hanbat National Univ.)・井上美智子奈良先端大/JST
 [more] DC2011-85
pp.55-60
DC 2011-02-14
11:50
東京 機械振興会館 テスト実行時における初期温度均一化のためのパターン生成法
小副川絵美子米田友和井上美智子藤原秀雄奈良先端大/JST
LSIのフィールド使用時における劣化検知は,LSIの品質や信頼性を保証するための重要な技術である.劣化は遅延値の増加とし... [more] DC2010-63
pp.27-32
DC 2011-02-14
13:45
東京 機械振興会館 高精度遅延テストのためのテストパターン生成法
堀 慧悟奈良先端大)・米田友和井上美智子藤原秀雄奈良先端大/JST
本研究では,システムクロックより速い複数のテストクロックを用いて,微小遅延を検出するテスト手法を提案する.半導体の製造プ... [more] DC2010-64
pp.33-38
ICD
(ワークショップ)
2010-08-16
- 2010-08-18
海外 ホーチミン市百科大学 [招待講演]Circuit Failure Prediction by Field Test (DART) with Delay-Shift Measurement Mechanism
Yasuo SatoSeiji KajiharaKyusyu Institute of Technology)・Michiko InoueTomokazu YonedaSatoshi OhtakeHideo FujiwaraNAIST)・Yukiya MiuraTokyo Metropolitan Univ.
The main task of test had traditionally been screening of ha... [more]
DC 2010-02-15
09:25
東京 機械振興会館 テスト実行時の温度均一化のためのテストパターン並び替え法
中尾 良米田友和井上美智子藤原秀雄奈良先端大
VLSIのテスト実行時は,消費電力が空間や時間でばらつき,それに伴い回路温度が変動する.一方,回路の動作遅延は温度に依存... [more] DC2009-66
pp.7-12
DC 2010-02-15
14:35
東京 機械振興会館 BISTにおける高品質遅延故障テストのためのシード選択法
竹谷 啓米田友和井上美智子藤原秀雄奈良先端大
本稿では,LFSR,フェーズシフタ及びMISRで構成されるスキャンBISTを対象とし,テストデータ量制約下における高品質... [more] DC2009-74
pp.57-62
VLD, DC, IPSJ-SLDM
(共催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2008-11-18
11:20
福岡 北九州学術研究都市 マルチクロック・ドメイン・コアテストのための再構成可能ラッパーの一構成法
吉田宜司米田友和藤原秀雄奈良先端大
本論文では,マルチクロックドメインコアに対する再構成可能ラッパー設計法を提案する.提案手法では,マルチクロックドメインコ... [more] VLD2008-82 DC2008-50
pp.133-138
VLD, DC, IPSJ-SLDM
(共催)
CPSY, RECONF, IPSJ-ARC
(併催) [詳細]
2007-11-21
14:40
福岡 北九州国際会議場 Thermal-Aware Test Scheduling with Cycle-Accurate Power Profiles and Test Partitioning
Thomas Edison YuTomokazu YonedaNAIST)・Krishnendu ChakrabartyDuke Univ.)・Hideo FujiwaraNAIST
 [more] VLD2007-84 DC2007-39
pp.13-18
CAS, SIP, VLD
(共催)
2007-06-22
11:30
北海道 北海道東海大学 札幌キャンパス マルチメディアホール Power Constrained IP Core Wrapper Design with Partitioned Clock Domains
Thomas Edison YuTomokazu YonedaNAIST)・Danella ZhaoUnive. of Louisiana)・Hideo FujiwaraNAIST
 [more] CAS2007-25 VLD2007-41 SIP2007-55
pp.37-42
VLD, DC, IPSJ-SLDM
(共催)
RECONF, CPSY, IPSJ-ARC
(併催) [詳細]
2006-11-28
16:10
福岡 北九州国際会議場 メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング
福田雄介米田友和藤原秀雄奈良先端大
本研究では,システムオンチップに搭載されている組込み自己修復機能を持つメモリコアに対する消費電力制約下でのテストスケジュ... [more] VLD2006-61 DC2006-48
pp.59-64
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